JPS642954B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ITV（Industrial Television）シス
テム等で使用される文字発生器によつて画面に表
示される文字を見易くすべく、その文字周辺部を
縁どるためのエツジ信号を発生するエツジ発生回
路に関する。

従来、この種の回路として第１図に示すものが
あつた。図において、１は入力文字信号S1を一
定時間T1遅延する遅延線、２は該遅延線１によ
り遅延された信号S2と遅延前の文字信号S1との
排他的論理和をとるEx−ORゲートで、これら遅
延線１およびEx−ORゲート２により画面水平方
向に係るエツジ信号S3が形成される。また、３
は入力文字信号S1を画面の水平１ライン分の時
間T2遅延する第２の遅延線、４は該第２の遅延
線３による遅延信号S4と遅延前の文字信号S1と
の排他的論理和をとる第２のEx−ORゲートで、
これら遅延線３およびEx−OR４により画面垂直
方向に係るエツジ信号S5が形成される。そして
５は論理和（OR）ゲートで、該ORゲートによ
り上述の水平および垂直方向のエツジ信号S3お
よびS5が混合され、エツジ信号S6として出力さ
れるようになされている。

即ち、第２，３図を用いて詳述すると、文字信
号S1は遅延線１により第２図ｂに示すように一
定時間T1遅延されてEx−ORゲート２に入力さ
れ、第２図ａに示す文字信号S1との排他的論理
和がとられて第２図ｃに示す如き水平方向のエツ
ジ信号S3を出力し、また同時に上述の文字信号
S1は第２の遅延線３に入力されて第３図ｂに示
すように画面の水平１ライン分の時間T2遅延さ
れ、第２のEx−ORゲート４により第３図ａに示
す文字信号S1との排他的論理和がとられ第３図
ｃに示す如き垂直方向のエツジ信号S5を出力す
る。そして、これら水平および垂直方向のエツジ
信号S3およびS5をORゲート５にて混合し、表示
文字周辺部を縁どりするエツジ信号を得るのであ
る。

なお、第２図ｄおよび第３図ｄはそれぞれ、文
字とエツジの複合信号を表わし、第２図ｄは水平
方向に係わり、第３図ｄは垂直方向に係わるもの
であり、両図共に図中の斜線領域がエツジ信号部
分を表わす。

しかるに、従来のエツジ発生回路は、以上のよ
うに構成されているので、遅延線１および第２の
遅延線３のような高価な部品を使用しなくてはな
らず、その結果、回路全体が高価になるという欠
点があつた。また、第２図ａおよびｄ、又は第３
図ａおよびｄの比較により明らかなように、文字
信号S1の表示幅がエツジ信号により一部欠落し
て小さくなり文字形状に影響を及ぼすという欠点
があつた。

本発明は、叙上の点を鑑みなされてもので、高
価な部品を用いずに文字の画素ライン信号の最新
３ライン分を同時にデジタル処理でき、かつ、文
字の画素ライン信号に影響を与えずに容易にエツ
ジ信号を得ることができるエツジ発生回路の提供
を目的とする。

しかして、かかる目的を達成すべく文字の画素
ライン信号を最新２ライン分につき、記憶する記
憶装置と、次ラインの画素ライン信号を入力し該
記憶装置の記憶内容を更新する記憶更新回路と、
上記記憶装置および該記憶更新装置から計３ライ
ン分の画素ライン信号を受け、「エツジ」、「文
字」、または「空」の何れかを表わす画素状態信
号を発生する判別回路、並びに、動作タイミング
信号を発生するタイミング回路とを備えて成り、
上記記憶更新回路は次ラインの画素ライン信号を
入力して上記判別回路に送出し、上記記憶装置は
それと同期して記憶している最新２ライン分の画
素ライン信号を上記判別回路に送出すると共に、
記憶更新回路より次ラインの画素ライン信号を入
力して記憶内容を更新し、上記判別回路はこれら
入力に係る３ライン分の画素ライン信号をシフト
しつつ１ビツトシフト毎の３ビツトを用いて、３
×３マトリクス状の文字画素状態を逐次取出して
判別してマトリクス要素２，２が文字表記画素で
ある場合には「文字」を表わす画素状態信号を、
マトリクス要素２，２以外のマトリクス要素の何
れか１つ以上に文字表記画素があり、マトリクス
要素２，２が文字表記画素でない場合には「エツ
ジ」を表わす画素状態信号を、他のマトリクス状
態の場合に「空」を表わす画素状態信号を、マト
リクス取出し毎の上記マトリクス要素２，２の画
素状態信号として送出させる構成としたのであ
る。

第４図にかかる本発明の一実施例を示す。図に
おいて、６は、例えば並列８ビツトでなる文字の
水平画素ライン信号を２ライン分記憶する記憶装
置、７は該記憶装置６の記憶内容を更新する記憶
更新回路、８はデータバスで、上述の記憶更新回
路７は、並列８ビツトでなる文字の水平画素ライ
ン信号を受けて２分割し並列４ビツトの信号に変
換するセレクタ７１、および、該セレクタ７１か
らの並列４ビツト信号とデータバス８を介して入
力される記憶装置６に格納されている並列４ビツ
ト信号を一時記憶する並列８ビツトレジスタとか
らなつている。また、９は、記憶装置６および記
憶更新回路７から最新３ラインに係る水平画素ラ
イン信号の入力を受け各画素の表示形態を判別決
定する判別回路で、該判別回路９は、並列４ビツ
トデータを直列データに変換するシフトレジスタ
９１〜９３、該シフトレジスタ９１〜９３の出力
データを処理してエツジ信号または文字信号を出
力するゲート９４、および、該ゲート９４出力の
エツジ信号と表示文字信号との同期をとるための
フリツプフロツプ９５，９６とを備えている。そ
してまた、１０はタイミング回路で、記憶装置６
に係るアドレス信号と、クロツクパルスを受け記
憶装置６の読出／書込タイミング信号およびレジ
スタ７２のデータをデータバス８上に出力するタ
イミング信号等を作成するものである。

次に、かかる構成を有する図示実施例の動作を
第５図ａ〜ｄを用いて説明する。

今、第５図ａに示す第ｉ行に係る並列８ビツト
の文字の画素ライン信号が記憶更新回路７に入力
されたとすると、セレクタ７１により上位と下位
を分割して並列４ビツト信号に変換され、その分
割に係る並列４ビツト信号は、直接シフトレジス
タ９３に送出されると共に、記憶装置６の内容更
新のためレジスタ７２にも供給される。この時点
において、記憶装置６には、以前に格納された第
５図ａに示す第ｉ−２行および第ｉ−１行に係る
画素ライン信号があり、その中第ｉ−１行に係る
画素ライン信号をデータバス８上に出力し、デー
タバス８上の１ライン前の上位４ビツトがレジス
タ７２に記憶され、従つて、レジスタ７２には、
セレクタ７１出力の４ビツト信号と記憶装置６か
らの１ライン前に係る４ビツト信号とが記憶され
たこととなる。次に、レジスタ７２は、これら計
８ビツトの信号をデータバス８上に出力し、その
データが記憶装置６に記憶され、この動作を繰返
し、その結果、記憶装置６には最新の２ライン分
の画素ライン信号、即ち、第５図ａに示す第ｉ−
１と第ｉ行に係る画素ライン信号が記憶される。

また、この記憶更新動作と並行して、記憶装置
６よりデータバス８上に出力された第ｉ−２行と
第ｉ−１行とに係る２ライン分の画素ライン信号
がシフトレジスタ９１およびシフトレジスタ９２
にそれぞれ入力される。つまり、上述のセレクタ
７１からシフトレジスタ９３への入力と併せ、シ
フトレジスタ９１〜９３には最新３ライン分の画
素ライン信号が与えれたこととなる。次に、シフ
トレジスタ９１〜９３に記憶されたデータが同時
に１ビツトずつシフト動作されてゲート９４に入
力され、ゲート９４ではこのシフトされた各ライ
ンデータを３ビツトずつ用い、第５図ｂに示すよ
うな３×３のマトリクスを検出し、その要素中の
何れの要素に文字表示画素が存在するかを把え、
画素の表示形態を決定し、エツジ信号等を検出す
る。

即ち、マトリクス要素２，２が第５図ｃの領域
RAのように文字表記画素である第１の場合に
は、フリツプフロツプ９５より表示文字信号を送
出せしめ、他方、フリツプフロツプ９６にエツジ
信号の送出を停止させ、マトリクス要素２，２に
係る画素が文字表記画素である旨出力する。ま
た、マトリクス要素２，２以外の要素の少なくと
も幾つかに第５図ｃの領域RBのように文字表記
画素がある第２の場合には、フリツプフロツプ９
５の表示文字信号の送出を停止させ、他方、フリ
ツプフロツプ９６よりエツジ信号を送出せしめ
て、マトリクス要素２，２の画素がエツジとなる
べき画素であることを出力する。そしてまた、第
５図ｃに示す領域RCのように、３×３マトリク
スの何れの要素にも文字表記画素がない第３の場
合には、フリツプフロツプ９５およびフリツプフ
ロツプ９６の何れからも信号が送出されず、マト
リクス要素２，２に係る画素が文字表記画素でも
なく、また、エツジとなるべき画素でもない旨出
力する。

このような３×３マトリクスの抽出、および、
画素の表示形態の決定判断という動作をシフトレ
ジスタ９１〜９３の１ビツトシフト毎に逐次行な
い、その結果、第５図ａに示す文字信号に対し第
５図ｄに示す〇印の部分の画素につきエツジ信号
を出力させることができる。

なお、記憶装置６とデータバス８との間で行な
われる信号の授受、レジスタ７２からデータバス
８への信号の送出、シフトレジスタ９１〜９３へ
の信号の書込み等のためのタイミング信号は、タ
イミング回路１０がアドレス信号およびクロツク
パルスに基づき作成している。また、第４図にお
ける記憶装置６への信号は、図示しない表示画面
のアドレスを示すアドレス信号である。

以上の図示実施例の説明においては、水平に係
る画素ライン信号に着目してエツジ信号等を作成
するものについてであるが、垂直に係る画素ライ
ン信号に着目してエツジ信号を作成させるもので
あつても良いことは勿論である。また、上記説明
は１ライン８ビツトのものについて行なつたが、
本発明は勿論、このビツト数に限られるものでは
ない。

以上のように、本発明によれば、遅延線等の高
価な部品を使用せずにデジタル回路のみでエツジ
発生回路を構成したので、精度が高く、回路全体
が安価になるという効果と共に、表示文字画素に
エツジ表示画素が干渉することがないので、表示
文字が見易くなるという効果を有する。

【図面の簡単な説明】

第１図は従来のエツジ発生回路を示すブロツク
図、第２図および第３図はそれぞれ、第１図回路
の水平又は垂直方向にかかる動作タイミング及び
エツジ信号発生の過程を示す説明図、第４図は本
発明の一実施例によるエツジ発生回路を示すブロ
ツク図、第５図ａ〜ｄは第４図実施例回路の動作
説明を補助するための補助説明図である。 ６……記憶装置、７……記憶更新回路、８……
データバス、９……判別回路、１０……タイミン
グ回路、７１……セレクタ、７２……レジスタ、
９１〜９３……シフトレジスタ、９４……ゲー
ト、９５，９６……フリツプフロツプ。なお、図
中、同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 文字の画素ライン信号を最新２ライン分につ
   き記憶する記憶装置と、次ラインの画素ライン信
   号を入力し該記憶装置の記憶内容を更新する記憶
   更新回路と、上記記憶装置および該記憶更新装置
   から計３ライン分の画素ライン信号を受け、「エ
   ツジ」、「文字」、または、「空」の何れかを表わす
   画素状態信号を発生する判別回路、並びに、動作
   タイミング信号を発生するタイミング回路とを備
   えて成り、上記記憶更新回路は次ラインの画素ラ
   イン信号を入力して上記判別回路に送出し、上記
   記憶装置はそれと同期して記憶している最新２ラ
   イン分の画素ライン信号を上記判別回路に送出す
   ると共に、記憶更新回路より次ラインの画素ライ
   ン信号を入力して記憶内容を更新し、上記判別回
   路はこれら入力に係る３ライン分の画素ライン信
   号をシフトしつつ１ビツトシフト毎の３ビツトを
   用いて、３×３マトリクス状の文字画素状態を逐
   次取出して判別しマトリクス要素２，２が文字表
   記画素である場合には「文字」を表わす画素状態
   信号を、マトリクス要素２，２以外のマトリクス
   要素の何れか１つ以上に文字表記画素があり、マ
   トリクス要素２，２が文字表記画素でない場合に
   は「エツジ」を表わす画素状態信号を、他のマト
   リクス状態の場合に「空」を表わす画素状態信号
   を、マトリクス取出し毎の上記マトリクス要素
   ２，２の画素状態信号として送出させる構成とし
   たエツジ発生回路。