JPH04208534A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04208534A JPH04208534A JP2400101A JP40010190A JPH04208534A JP H04208534 A JPH04208534 A JP H04208534A JP 2400101 A JP2400101 A JP 2400101A JP 40010190 A JP40010190 A JP 40010190A JP H04208534 A JPH04208534 A JP H04208534A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- exposed
- polycrystalline silicon
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
し発明の目的］
［０００１１
【産業上の利用分野］この発明は半導体装置の製造方法
にかかり、特にベース領域とエミッタ領域を制御性良く
自己整合的に形成する高性能、高信頼性のバイポーラト
ランジスタの製造方法に関する。 ［０００２］ 【従来の技術】高性能バイポーラトランジスタ装置は、
電子計算機、光通信、各種アナログ回路等の様々な応用
分野で要求される。最近ベース領域とエミッタ領域の自
己整合技術がいくつか提案され、試作されたバイポーラ
トランジスタの遮断周波数は３０ＧＨｚに達しようとし
ている。 （例えば（ｉ ）ＩＥＥＥＴｒａｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ、ｖｏｌ、Ｅ
Ｄ−３３゜Ａｐｒ、１９８６．ｐ、５２６． （２）
特開昭５４−１５５７７８号公報、 （ｉｉｉ ）
ＩＥＤＭ′８６． １９８６、 ｐ、 ４２０、
（ｉｖ）Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ｔｈｅ １９ｔｎ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅ
ｖｉｃｅｓａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ
、１９８７ｐｐ３３１） ［０００３１図６〜図９は従来例の製造工程を工程順に
示すいずれも断面図である。ｐ型シリコン基板１０１に
ｎ−型埋め込み層１Ｏ２を介してｎ型エピタキシャル層
１０３を形成したウェーハを用いている。このウェーハ
の素子分離領域には選択酸化による酸化膜１０４か形成
され、またチャネル・ストッパとなるトレンチ１０５お
よびｐ゛型層１０６が形成される。このウェーハの素子
領域表面に薄い第一の酸化膜１０７を形成した後、全面
に耐酸化性マスクとなる窒化膜（Ｓ ｉ３ Ｎ、＋膜）
１０８を堆積する。次いで第一の多結晶シリコン膜１０
９を堆積し、第一の多結晶シリコン膜１０９にポロンを
イオン注入して添加する。次いで、全面に第二のＣＶＤ
酸化膜１３０を堆積し、ホトエツチングによりエミッタ
形成領域上の第二のＣＶＤ酸化膜１３０と第一の多結晶
シリコン膜１０９をエツチングして開口を設ける（図６
）。 ［０００４］その後、酸化性雰囲気中で熱処理して第一
の多結晶シリコン膜１０９の表面に熱酸化膜１１０を形
成し、この酸化膜１１０をマスクとして開口部の窒化膜
１０８を加熱リン酸水溶液でエツチング除去する。そし
て露出した熱酸化膜１０７をＮＨ４Ｆ水溶液で除去して
ウェーハ面を露出させる。このとき開口部の窒化膜１０
８のエツチングを意図的にオーバー・エツチングするこ
とによってオーバーハング部１１１を形成し、第一の多
結晶シリコン膜１０９の一部を露出させる（図７）。 ［０００５］次いで第二の多結晶シリコン膜１１２を全
面に堆積してオーバーハング部１１１の下の空洞部も埋
め込み、その後第二の多結晶シリコン膜をエツチングし
てＣＶＤ酸化膜１３０、熱酸化膜１１０及び開口部のつ
工−ハ面を露出させる（図８）。 ［０００６１次いで露出させたウェーハ表面及び多結晶
シリコン膜の側面に熱酸化による酸化膜１１３を形成す
る。このとき第一の多結晶シリコン膜１０９に予めドー
プしておいたポロンを、前記オーバーハング部１１１の
第二の多結晶シリコン膜１１２を介してウェーハに拡散
させ、ｐ型の外部ベース層１１４を形成する。この後、
ポロンのイオン注入によりｐ型の内部ベース層１１５を
形成する。次いで、ＣＶＤ絶縁膜１１６と第三の多結晶
シリコン膜１１７を堆積し、反応性イオンエツチングに
よりこれらをエツチングして開口部側壁にのみこれらを
残し、第三の多結晶シリコン膜１１７をマスクとして開
口部のウェーハ表面の熱酸化膜を除去する。そして高濃
度に砒素をイオン注入した第四の多結晶シリコン膜１１
８を堆積し、熱処理により砒素を拡散させてｎ型エミッ
タ層１１９を形成して完成する（図９）。第一、第二の
多結晶シリコン膜１０９．１１２はベース電極として用
いられ、第四の多結晶シリコン膜１１８はエミッタ電極
として用いられる。 ［０００７］
にかかり、特にベース領域とエミッタ領域を制御性良く
自己整合的に形成する高性能、高信頼性のバイポーラト
ランジスタの製造方法に関する。 ［０００２］ 【従来の技術】高性能バイポーラトランジスタ装置は、
電子計算機、光通信、各種アナログ回路等の様々な応用
分野で要求される。最近ベース領域とエミッタ領域の自
己整合技術がいくつか提案され、試作されたバイポーラ
トランジスタの遮断周波数は３０ＧＨｚに達しようとし
ている。 （例えば（ｉ ）ＩＥＥＥＴｒａｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ、ｖｏｌ、Ｅ
Ｄ−３３゜Ａｐｒ、１９８６．ｐ、５２６． （２）
特開昭５４−１５５７７８号公報、 （ｉｉｉ ）
ＩＥＤＭ′８６． １９８６、 ｐ、 ４２０、
（ｉｖ）Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ｔｈｅ １９ｔｎ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅ
ｖｉｃｅｓａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ
、１９８７ｐｐ３３１） ［０００３１図６〜図９は従来例の製造工程を工程順に
示すいずれも断面図である。ｐ型シリコン基板１０１に
ｎ−型埋め込み層１Ｏ２を介してｎ型エピタキシャル層
１０３を形成したウェーハを用いている。このウェーハ
の素子分離領域には選択酸化による酸化膜１０４か形成
され、またチャネル・ストッパとなるトレンチ１０５お
よびｐ゛型層１０６が形成される。このウェーハの素子
領域表面に薄い第一の酸化膜１０７を形成した後、全面
に耐酸化性マスクとなる窒化膜（Ｓ ｉ３ Ｎ、＋膜）
１０８を堆積する。次いで第一の多結晶シリコン膜１０
９を堆積し、第一の多結晶シリコン膜１０９にポロンを
イオン注入して添加する。次いで、全面に第二のＣＶＤ
酸化膜１３０を堆積し、ホトエツチングによりエミッタ
形成領域上の第二のＣＶＤ酸化膜１３０と第一の多結晶
シリコン膜１０９をエツチングして開口を設ける（図６
）。 ［０００４］その後、酸化性雰囲気中で熱処理して第一
の多結晶シリコン膜１０９の表面に熱酸化膜１１０を形
成し、この酸化膜１１０をマスクとして開口部の窒化膜
１０８を加熱リン酸水溶液でエツチング除去する。そし
て露出した熱酸化膜１０７をＮＨ４Ｆ水溶液で除去して
ウェーハ面を露出させる。このとき開口部の窒化膜１０
８のエツチングを意図的にオーバー・エツチングするこ
とによってオーバーハング部１１１を形成し、第一の多
結晶シリコン膜１０９の一部を露出させる（図７）。 ［０００５］次いで第二の多結晶シリコン膜１１２を全
面に堆積してオーバーハング部１１１の下の空洞部も埋
め込み、その後第二の多結晶シリコン膜をエツチングし
てＣＶＤ酸化膜１３０、熱酸化膜１１０及び開口部のつ
工−ハ面を露出させる（図８）。 ［０００６１次いで露出させたウェーハ表面及び多結晶
シリコン膜の側面に熱酸化による酸化膜１１３を形成す
る。このとき第一の多結晶シリコン膜１０９に予めドー
プしておいたポロンを、前記オーバーハング部１１１の
第二の多結晶シリコン膜１１２を介してウェーハに拡散
させ、ｐ型の外部ベース層１１４を形成する。この後、
ポロンのイオン注入によりｐ型の内部ベース層１１５を
形成する。次いで、ＣＶＤ絶縁膜１１６と第三の多結晶
シリコン膜１１７を堆積し、反応性イオンエツチングに
よりこれらをエツチングして開口部側壁にのみこれらを
残し、第三の多結晶シリコン膜１１７をマスクとして開
口部のウェーハ表面の熱酸化膜を除去する。そして高濃
度に砒素をイオン注入した第四の多結晶シリコン膜１１
８を堆積し、熱処理により砒素を拡散させてｎ型エミッ
タ層１１９を形成して完成する（図９）。第一、第二の
多結晶シリコン膜１０９．１１２はベース電極として用
いられ、第四の多結晶シリコン膜１１８はエミッタ電極
として用いられる。 ［０００７］
【発明が解決しようとする課題】以上の様なバイポーラ
トランジスタの製造方法によれば、ベースとエミッタが
自己整合で形成され、しかもエミッタ拡散窓から幅０４
３５μｍという微細構造が可能になる。これにより、高
速動作可能なバイポーラトランジスタが得られる。 ［０００８］Ｌかしながらこの方法では、図８における
第二の多結晶シリコン膜のエツチングでの終点検出が困
難であり、容易にオーバーエツチングが生じる。またオ
ーバーエツチングが生じない場合にも、多結晶シリコン
のエツチングが粒状の結晶構造により均一にできないた
め、その不均一なエツチング形状が単結晶シリコンのつ
工−ハ面のエツチングにも影響を及ぼし、ウェーハ面に
凹凸が生る。そのため微細拡散領域の精密制御が困難に
なり、安定に高速性能を発揮するバイポーラトランジス
タが得られなくなるという問題点があった。またウェー
ハ面の凹凸によってエミッターコレクタ間隔にバラツキ
が生じ、ベース幅に対して耐圧が低下するという問題点
もあった。本発明は以上の問題点に鑑み、改良されたバ
イポーラトランジスタが得られる半導体装置の製造方法
を提供することを目的としている。 ［発明の構成］ ［０００９］
トランジスタの製造方法によれば、ベースとエミッタが
自己整合で形成され、しかもエミッタ拡散窓から幅０４
３５μｍという微細構造が可能になる。これにより、高
速動作可能なバイポーラトランジスタが得られる。 ［０００８］Ｌかしながらこの方法では、図８における
第二の多結晶シリコン膜のエツチングでの終点検出が困
難であり、容易にオーバーエツチングが生じる。またオ
ーバーエツチングが生じない場合にも、多結晶シリコン
のエツチングが粒状の結晶構造により均一にできないた
め、その不均一なエツチング形状が単結晶シリコンのつ
工−ハ面のエツチングにも影響を及ぼし、ウェーハ面に
凹凸が生る。そのため微細拡散領域の精密制御が困難に
なり、安定に高速性能を発揮するバイポーラトランジス
タが得られなくなるという問題点があった。またウェー
ハ面の凹凸によってエミッターコレクタ間隔にバラツキ
が生じ、ベース幅に対して耐圧が低下するという問題点
もあった。本発明は以上の問題点に鑑み、改良されたバ
イポーラトランジスタが得られる半導体装置の製造方法
を提供することを目的としている。 ［発明の構成］ ［０００９］
【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、素子分離領域によって分離された第
一導電型のコレクタ層を有する半導体基板上に第一の絶
縁膜、耐酸化性絶縁膜、第一の導体膜を順次積層して被
着する工程と、前記第一の導体膜に第二導電型不純物原
子を高濃度に添加する工程と、前記第一の導体膜上に第
二の絶縁膜を被着しエミッタ領域形成予定域の前記第二
の絶縁膜、第一の導体膜を耐酸化性絶縁膜が露出するま
で除去し開口部を形成する工程と、前記開口部の耐酸化
性絶縁膜を露出させる工程と、前記第一の導体膜の露出
部を第三の絶縁膜に変える工程と、露出した前記耐酸化
性絶縁膜をベース領域形成予定域にオーバーエツチング
して第一の導体膜の下方に空洞を形成する工程と、露出
した第一の絶縁膜を半導体基板が露出するまでエツチン
グ除去する工程と、前記第三の絶縁膜をマスクにエミッ
タ領域形成予定域の半導体上に第四の絶縁膜を異方的に
被着する工程と、前記空洞内にベース電極の一部となる
第二の導体膜を埋め込み前記第四の絶縁膜が露出するま
で第二の導体膜をエツチングする工程と、前記第四の絶
縁膜を半導体基板が露出するまでエツチング除去する工
程と、前記開口部に露出した半導体基板、及び第二の導
体膜の側壁部に熱酸化膜を形成すると同時に、前記第一
の導体膜に予め添加された第二導電型不純物原子を前記
コレクタ層に拡散させ第二導電型の外部ベース層を形成
する工程と、前記半導体基板の開口部における露出部に
第二導電型の不純物原子を添加して第二導電型の内部ベ
−ス層を形成する工程と、前記内部ベース層が形成され
た開口部の半導体基板を露出させる工程と、半導体基板
全面にエミッタ電極の一部となる第三の導体膜を被着す
る工程と、前記第三の導体膜を介して不純物原子を半導
体基板に拡散させて第一導電型のエミッタ層を形成する
工程を含むことを主な特徴とする。 ［００１０１
装置の製造方法は、素子分離領域によって分離された第
一導電型のコレクタ層を有する半導体基板上に第一の絶
縁膜、耐酸化性絶縁膜、第一の導体膜を順次積層して被
着する工程と、前記第一の導体膜に第二導電型不純物原
子を高濃度に添加する工程と、前記第一の導体膜上に第
二の絶縁膜を被着しエミッタ領域形成予定域の前記第二
の絶縁膜、第一の導体膜を耐酸化性絶縁膜が露出するま
で除去し開口部を形成する工程と、前記開口部の耐酸化
性絶縁膜を露出させる工程と、前記第一の導体膜の露出
部を第三の絶縁膜に変える工程と、露出した前記耐酸化
性絶縁膜をベース領域形成予定域にオーバーエツチング
して第一の導体膜の下方に空洞を形成する工程と、露出
した第一の絶縁膜を半導体基板が露出するまでエツチン
グ除去する工程と、前記第三の絶縁膜をマスクにエミッ
タ領域形成予定域の半導体上に第四の絶縁膜を異方的に
被着する工程と、前記空洞内にベース電極の一部となる
第二の導体膜を埋め込み前記第四の絶縁膜が露出するま
で第二の導体膜をエツチングする工程と、前記第四の絶
縁膜を半導体基板が露出するまでエツチング除去する工
程と、前記開口部に露出した半導体基板、及び第二の導
体膜の側壁部に熱酸化膜を形成すると同時に、前記第一
の導体膜に予め添加された第二導電型不純物原子を前記
コレクタ層に拡散させ第二導電型の外部ベース層を形成
する工程と、前記半導体基板の開口部における露出部に
第二導電型の不純物原子を添加して第二導電型の内部ベ
−ス層を形成する工程と、前記内部ベース層が形成され
た開口部の半導体基板を露出させる工程と、半導体基板
全面にエミッタ電極の一部となる第三の導体膜を被着す
る工程と、前記第三の導体膜を介して不純物原子を半導
体基板に拡散させて第一導電型のエミッタ層を形成する
工程を含むことを主な特徴とする。 ［００１０１
【作用］本発明は第二の導体膜を埋め込む前に、第三の
絶縁膜をマスクに第四の絶縁膜を設けている。 ［００１１］これにより、上記第二の導体膜をエツチン
グするに当たって終点検出が容易になり、また上記第二
の導体膜のエツチング形状に依存しない平坦なエミッタ
領域形成予定域の半導体表面が得られるようになり、第
三の導体膜を介して不純物原子を半導体表面に拡散させ
て形成する第一導電型のエミッタ層の形状がばらつくこ
とはなくなり、安定に高速性能を発揮するバイポーラト
ランジスタが得られ、エミッターコレクタ間の耐圧が低
下するという問題も生じなくなる。 ［００１２］ 【実施例】以下、この発明の実施例につき図面を参照し
て説明する。図１〜図５に本発明の実施例のバイポーラ
トランジスタの製造方法を工程順に断面図で示す。 ［００１３］バイポーラトランジスタの素子分離として
は、ｐ型シリコン基板１にｎ型の高濃度不純物層２を形
成し、さらにｎ型の比較的低濃度層 （〜Ｉ Ｘ １０
１６ｃｍ”りのエピタキシャル層３を気層成長法で形成
した後、トレンチ技術及び選択酸化技術を用いて、素子
間分離としてトレンチ領域４及びベースエミッタ領域と
コレクタコンタクト部を分離する電極間分離領域に絶縁
酸化膜５を形成する。またｎ型の高不純物層２はコレク
タコンタクトに接続されており（図示せず）従って低濃
度エピタキシャル層から成るエピタキシャル層３はコレ
クタの一部を形成している。シリコン基板全面に熱酸化
により厚さ５００Ａ程度の熱酸化膜６を形成し、さらに
その上にトレンチ領域及び分離用絶縁膜の領域を含めて
全面に耐酸化成絶縁膜としてシリコン窒化膜（Ｓｉ３Ｎ
４膜）７を１０００Ａ堆積する。次いで、全面に第一の
導体膜として多結晶シリコン膜８を厚さ４０００Ａ程度
成長させる。次に、前記多結晶シリコン膜８にポロンを
５０ｋｅＶ、ＩＸＩ ０１６ｃｍ−３の条件でイオン注
入する。ひき続き全面に第二の絶縁膜としてＣＶＤシリ
コン酸化膜９を３０００Ａ程度順次積層して被着する（
図１）。 ［００１４１次に、後にエミッタ拡散領域に対応してい
く領域上の第二の酸化膜９と第一の多結晶シリコン８を
下地のシリコン窒化膜７が露出するまで写真蝕刻法及び
エツチング法により除去し開口幅１μｍの開口部１０を
形成する。 ［００１５］その後、９５０℃ウェット酸化を行ない、
多結晶シリコン８の側面に熱酸化膜１１を２０００Ａ程
度形成する。次にこの熱酸化膜をマスクに開口部のシリ
コン窒化膜７を加熱リン酸により下地の第一の酸化膜６
が露出するまで除去する。このエツチングは下地の酸化
膜が露出した後も意図的にオーバーエツチングを行い、
シリコン窒化膜７を３０００Ａ程度サイドエツチングし
、多結晶シリコン直下に空洞１２を形成する。その後露
出した第一の熱酸化膜６をＮＨ，＋ Ｆ溶液などでエ
ツチング除去する。次に側壁に形成した熱酸化膜をマス
クに開孔部４１に露出したｎ型シリコン３の表面にスパ
ッタによりシリコン酸化膜１３を５００Ａ程度被着する
（図２）。 ［００１６］その後第二の導体膜として多結晶シリコン
１４を全面に３０００Ａ程度被着し、オーバーハング部
に露出している多結晶シリコン直下の空洞を完全に埋め
込み、第二の多結晶シリコン１４をオーバーハング部１
２に残したまま側壁の熱酸化膜１１及びスパッタシリコ
ン酸化膜１３が露出するまで除去する（図３）。 ［００１７］露出したスパッタシリコン膜１３をＮ Ｈ
４Ｆ溶液を用いたウェットエツチングにより除去しｎ型
エピタキシャル層３の表面を露出させた後、エピタキシ
ャル層３の表面と多結晶シリコン１４の側壁部に７００
Ａ程度の熱酸化膜１５を形成する。この時、あらかじめ
第一の導体膜に添加しておいたポロンをオーバーハング
部の多結晶シリコンを通じて下地のシリコン基板に拡散
しｐ型の外部ベース拡散領域１６を形成する。次に熱酸
化膜１５を通してボロンを２０ｋｅＶ、２Ｘ１０１３ｃ
ｍ”の条件でイオン注入し、ｎ型エピタキシャル層３に
ｐ形の内部ベース領域１７を形成する。 ［００１８１次に全面にＣＶＤシリコン酸化膜１８を１
０００Ａ程度、多結晶シリコン１９を２０００Ａ程度続
けて被着し、多結晶シリコン１９を方向性エツチングに
よりＣＶＤシリコン酸化膜１８が露出するまで除去して
側壁を形成し、この側壁をマスクにしてＣＶＤシリコン
酸化膜１８と熱酸化膜１５を方向性エツチングにより除
去し、エピタキシャル層３の表面を露出させエミッタ開
口を形成する（図４） ［００１９］その後、第三の導体膜として多結晶シリコ
ン２０をＬＰＣＶＤ法により厚さ２５０ＯＡ程度全面に
被着し、砒素を５０ｋｅＶ、ｌＸｌ０１６ｃｍ−２の条
件でイオン注入し、前記開口部を覆うように第三の導体
膜である多結晶シリコン膜２０を写真蝕刻法及びエツチ
ング法にて形成する。さらに所望の熱処理を施し第三の
導体膜なる多結晶シリコンに添加した砒素をシリコン基
板に拡散してｎ形エミッター領域２１を形成すると同時
に、最終的な外部ベース領域と内部ベース領域とを形成
する（図５）。 ［００２０］その後、写真蝕刻法及びエツチング法を用
いて第一の多結晶シリコン８にベースコンタクトを形成
し、さらにアルミニウム電極配線を形成してバイポーラ
トランジスタを形成する。 （図示せず）［００２１１
上記実施例では、オーバーハング部１２への多結晶シリ
コン膜埋め込みにＣＶＤ技術を用いたが、オーバーハン
グ部１２第三の絶縁膜であるスパッタシリコン酸化膜１
３を形成した後、選択ＣＶＤ技術によりシ」コン酸化膜
のついていないオーバーハング部のみに多結晶シリコン
膜を被着する事によって、エツチング無しにオーバーハ
ング部への埋め込みを行うこともできる。 ［００２２］また、ベース抵抗の低減を目的として内部
ベースと外部ベースのリンク領域を小さくしたい場合に
は、次のような行程で実現できる。すなわち、図３に於
ける第２の導体膜のエツチングに於いて方向性エツチン
グを用いることにより、オーバーハング部に埋め込まれ
た第二の導体膜とエミッタ電極をなす第三の導体膜の間
の熱酸化膜を垂直にでき、ＣＶＤシリコン酸化膜１８や
多結晶シリコン膜１９によって形成される溝１０の側壁
を薄くしても十分絶縁がとれるようになる。これにより
ベース抵抗を低くする事ができ、高速のバイポーラトラ
ンジスタが得られる。その信奉発明はその主旨を逸脱し
ない範囲で種々変形して実施することができる。 ［００２３］
絶縁膜をマスクに第四の絶縁膜を設けている。 ［００１１］これにより、上記第二の導体膜をエツチン
グするに当たって終点検出が容易になり、また上記第二
の導体膜のエツチング形状に依存しない平坦なエミッタ
領域形成予定域の半導体表面が得られるようになり、第
三の導体膜を介して不純物原子を半導体表面に拡散させ
て形成する第一導電型のエミッタ層の形状がばらつくこ
とはなくなり、安定に高速性能を発揮するバイポーラト
ランジスタが得られ、エミッターコレクタ間の耐圧が低
下するという問題も生じなくなる。 ［００１２］ 【実施例】以下、この発明の実施例につき図面を参照し
て説明する。図１〜図５に本発明の実施例のバイポーラ
トランジスタの製造方法を工程順に断面図で示す。 ［００１３］バイポーラトランジスタの素子分離として
は、ｐ型シリコン基板１にｎ型の高濃度不純物層２を形
成し、さらにｎ型の比較的低濃度層 （〜Ｉ Ｘ １０
１６ｃｍ”りのエピタキシャル層３を気層成長法で形成
した後、トレンチ技術及び選択酸化技術を用いて、素子
間分離としてトレンチ領域４及びベースエミッタ領域と
コレクタコンタクト部を分離する電極間分離領域に絶縁
酸化膜５を形成する。またｎ型の高不純物層２はコレク
タコンタクトに接続されており（図示せず）従って低濃
度エピタキシャル層から成るエピタキシャル層３はコレ
クタの一部を形成している。シリコン基板全面に熱酸化
により厚さ５００Ａ程度の熱酸化膜６を形成し、さらに
その上にトレンチ領域及び分離用絶縁膜の領域を含めて
全面に耐酸化成絶縁膜としてシリコン窒化膜（Ｓｉ３Ｎ
４膜）７を１０００Ａ堆積する。次いで、全面に第一の
導体膜として多結晶シリコン膜８を厚さ４０００Ａ程度
成長させる。次に、前記多結晶シリコン膜８にポロンを
５０ｋｅＶ、ＩＸＩ ０１６ｃｍ−３の条件でイオン注
入する。ひき続き全面に第二の絶縁膜としてＣＶＤシリ
コン酸化膜９を３０００Ａ程度順次積層して被着する（
図１）。 ［００１４１次に、後にエミッタ拡散領域に対応してい
く領域上の第二の酸化膜９と第一の多結晶シリコン８を
下地のシリコン窒化膜７が露出するまで写真蝕刻法及び
エツチング法により除去し開口幅１μｍの開口部１０を
形成する。 ［００１５］その後、９５０℃ウェット酸化を行ない、
多結晶シリコン８の側面に熱酸化膜１１を２０００Ａ程
度形成する。次にこの熱酸化膜をマスクに開口部のシリ
コン窒化膜７を加熱リン酸により下地の第一の酸化膜６
が露出するまで除去する。このエツチングは下地の酸化
膜が露出した後も意図的にオーバーエツチングを行い、
シリコン窒化膜７を３０００Ａ程度サイドエツチングし
、多結晶シリコン直下に空洞１２を形成する。その後露
出した第一の熱酸化膜６をＮＨ，＋ Ｆ溶液などでエ
ツチング除去する。次に側壁に形成した熱酸化膜をマス
クに開孔部４１に露出したｎ型シリコン３の表面にスパ
ッタによりシリコン酸化膜１３を５００Ａ程度被着する
（図２）。 ［００１６］その後第二の導体膜として多結晶シリコン
１４を全面に３０００Ａ程度被着し、オーバーハング部
に露出している多結晶シリコン直下の空洞を完全に埋め
込み、第二の多結晶シリコン１４をオーバーハング部１
２に残したまま側壁の熱酸化膜１１及びスパッタシリコ
ン酸化膜１３が露出するまで除去する（図３）。 ［００１７］露出したスパッタシリコン膜１３をＮ Ｈ
４Ｆ溶液を用いたウェットエツチングにより除去しｎ型
エピタキシャル層３の表面を露出させた後、エピタキシ
ャル層３の表面と多結晶シリコン１４の側壁部に７００
Ａ程度の熱酸化膜１５を形成する。この時、あらかじめ
第一の導体膜に添加しておいたポロンをオーバーハング
部の多結晶シリコンを通じて下地のシリコン基板に拡散
しｐ型の外部ベース拡散領域１６を形成する。次に熱酸
化膜１５を通してボロンを２０ｋｅＶ、２Ｘ１０１３ｃ
ｍ”の条件でイオン注入し、ｎ型エピタキシャル層３に
ｐ形の内部ベース領域１７を形成する。 ［００１８１次に全面にＣＶＤシリコン酸化膜１８を１
０００Ａ程度、多結晶シリコン１９を２０００Ａ程度続
けて被着し、多結晶シリコン１９を方向性エツチングに
よりＣＶＤシリコン酸化膜１８が露出するまで除去して
側壁を形成し、この側壁をマスクにしてＣＶＤシリコン
酸化膜１８と熱酸化膜１５を方向性エツチングにより除
去し、エピタキシャル層３の表面を露出させエミッタ開
口を形成する（図４） ［００１９］その後、第三の導体膜として多結晶シリコ
ン２０をＬＰＣＶＤ法により厚さ２５０ＯＡ程度全面に
被着し、砒素を５０ｋｅＶ、ｌＸｌ０１６ｃｍ−２の条
件でイオン注入し、前記開口部を覆うように第三の導体
膜である多結晶シリコン膜２０を写真蝕刻法及びエツチ
ング法にて形成する。さらに所望の熱処理を施し第三の
導体膜なる多結晶シリコンに添加した砒素をシリコン基
板に拡散してｎ形エミッター領域２１を形成すると同時
に、最終的な外部ベース領域と内部ベース領域とを形成
する（図５）。 ［００２０］その後、写真蝕刻法及びエツチング法を用
いて第一の多結晶シリコン８にベースコンタクトを形成
し、さらにアルミニウム電極配線を形成してバイポーラ
トランジスタを形成する。 （図示せず）［００２１１
上記実施例では、オーバーハング部１２への多結晶シリ
コン膜埋め込みにＣＶＤ技術を用いたが、オーバーハン
グ部１２第三の絶縁膜であるスパッタシリコン酸化膜１
３を形成した後、選択ＣＶＤ技術によりシ」コン酸化膜
のついていないオーバーハング部のみに多結晶シリコン
膜を被着する事によって、エツチング無しにオーバーハ
ング部への埋め込みを行うこともできる。 ［００２２］また、ベース抵抗の低減を目的として内部
ベースと外部ベースのリンク領域を小さくしたい場合に
は、次のような行程で実現できる。すなわち、図３に於
ける第２の導体膜のエツチングに於いて方向性エツチン
グを用いることにより、オーバーハング部に埋め込まれ
た第二の導体膜とエミッタ電極をなす第三の導体膜の間
の熱酸化膜を垂直にでき、ＣＶＤシリコン酸化膜１８や
多結晶シリコン膜１９によって形成される溝１０の側壁
を薄くしても十分絶縁がとれるようになる。これにより
ベース抵抗を低くする事ができ、高速のバイポーラトラ
ンジスタが得られる。その信奉発明はその主旨を逸脱し
ない範囲で種々変形して実施することができる。 ［００２３］
【発明の効果】以上述べたように本発明によれば、オー
バーハング部に多結晶シリコンを埋め込む際の多結晶シ
リコンエツチングの終点検出が容易になり、また、多結
晶シリコンの不均一なエツチングレートによるエツチン
グ面の凹凸がエピタキシャルシリコン層に影響を与えな
くなった。従って接合耐圧や遮断周波数等の緒特性に優
れ、またこれらの特性のばらつきが少ないバイポーラト
ランジスタが得られる。
バーハング部に多結晶シリコンを埋め込む際の多結晶シ
リコンエツチングの終点検出が容易になり、また、多結
晶シリコンの不均一なエツチングレートによるエツチン
グ面の凹凸がエピタキシャルシリコン層に影響を与えな
くなった。従って接合耐圧や遮断周波数等の緒特性に優
れ、またこれらの特性のばらつきが少ないバイポーラト
ランジスタが得られる。
【図１】本発明にかかる実施例のバイポーラトランジス
タの製造工程を工程順に示す断面図。
タの製造工程を工程順に示す断面図。
【図２】本発明にかかる一実施例のバイポーラトランジ
スタの製造工程を工程順に示す断面図。
スタの製造工程を工程順に示す断面図。
【図３】本発明にかかる一実施例のバイポーラトランジ
スタの製造工程を工程順に示す断面図。
スタの製造工程を工程順に示す断面図。
【図４】本発明にかかる一実施例のバイポーラトランジ
スタの製造工程を工程順に示す断面図。
スタの製造工程を工程順に示す断面図。
【図５】本発明にかかる一実施例のバイポーラトランジ
スタの製造工程を工程順に示す断面図。
スタの製造工程を工程順に示す断面図。
【図６】従来例のバイポーラトランジスタの製造工程を
工程順に示す断面図。
工程順に示す断面図。
【図７】従来例のバイポーラトランジスタの製造工程を
工程順に示す断面図。
工程順に示す断面図。
【図８】従来例のバイポーラトランジスタの製造工程を
工程順に示す断面図。
工程順に示す断面図。
【図９】従来例のバイポーラトランジスタの製造工程を
工程順に示す断面図。
工程順に示す断面図。
Claims (1)
- 【請求項１】素子分離領域によって分離された第一導電
型のコレクタ層を有する半導体基板上に第一の絶縁膜、
耐酸化性絶縁膜、第一の導体膜を順次積層して被着する
工程と、前記第一の導体膜に第二導電型不純物原子を高
濃度に添加する工程と、前記第一の導体膜上に第二の絶
縁膜を被着しエミッタ領域形成予定域の前記第二の絶縁
膜、第一の導体膜を耐酸化性絶縁膜が露出するまで除去
し開口部を形成する工程と、前記開口部の耐酸化性絶縁
膜を露出させる工程と、前記第一の導体膜の露出部を第
三の絶縁膜に変える工程と、露出した前記耐酸化性絶縁
膜をベース領域形成予定域にオーバーエッチングして第
一の導体膜の下方に空洞を形成する工程と、露出した第
一の絶縁膜を半導体基板が露出するまでエッチング除去
する工程と、前記第三の絶縁膜をマスクにエミッタ領域
形成予定域の半導体上に第四の絶縁膜を異方的に被着す
る工程と、前記空洞内にベース電極の一部となる第二の
導体膜を埋め込み前記第四の絶縁膜が露出するまで第二
の導体膜をエッチングする工程と、前記第四の絶縁膜を
半導体基板が露出するまでエッチング除去する工程と、
前記開口部に露出した半導体基板、および第二の導体膜
の側壁部に熱酸化膜を形成すると同時に、前記第一の導
体膜に予め添加された第二導電型不純物原子を前記コレ
クタ層に拡散させ第二導電型の外部ベース層を形成する
工程と、前記半導体基板の開口部における露出部に第二
導電型の不純物原子を添加して第二導電型の内部ベース
層を形成する工程と、前記内部ベース層が形成された開
口部の半導体基板を露出させる工程と、半導体基板全面
にエミッタ電極の一部となる第三の導体膜を被着する工
程と、前記第三の導体膜を介して不純物原子を半導体基
板に拡散させて第一導電型のエミッタ層を形成する工程
を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400101A JPH04208534A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400101A JPH04208534A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208534A true JPH04208534A (ja) | 1992-07-30 |
Family
ID=18510015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400101A Pending JPH04208534A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4443514A1 (en) * | 2023-04-03 | 2024-10-09 | Nxp B.V. | Methods of fabricating a si bjt, and corresponding devices |
-
1990
- 1990-12-01 JP JP2400101A patent/JPH04208534A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4443514A1 (en) * | 2023-04-03 | 2024-10-09 | Nxp B.V. | Methods of fabricating a si bjt, and corresponding devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100205017B1 (ko) | 이종접합 바이폴러 트랜지스터의 제조방법 | |
| JPS6336147B2 (ja) | ||
| US5897359A (en) | Method of manufacturing a silicon/silicon germanium heterojunction bipolar transistor | |
| JPS5947468B2 (ja) | バイポ−ラ・トランジスタの製造方法 | |
| CN1100344C (zh) | 半导体器件的制造方法 | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JPH0482180B2 (ja) | ||
| JPH09186170A (ja) | バイポーラトランジスターの製造方法 | |
| JPH04208534A (ja) | 半導体装置の製造方法 | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| KR20040038511A (ko) | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 | |
| JPH02153534A (ja) | 半導体装置の製造方法 | |
| KR100212157B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| KR100400078B1 (ko) | 이종접합 쌍극자 트랜지스터의 제조방법 | |
| KR940010517B1 (ko) | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 | |
| JP3159527B2 (ja) | 半導体装置の製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| KR950008251B1 (ko) | Psa 바이폴라 소자의 제조방법 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR970004430B1 (ko) | 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JPH04364044A (ja) | 半導体装置の製造方法 |