JPH04208571A - 絶縁ゲート形ｆｅｔ - Google Patents
絶縁ゲート形ｆｅｔInfo
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- JPH04208571A JPH04208571A JP34055890A JP34055890A JPH04208571A JP H04208571 A JPH04208571 A JP H04208571A JP 34055890 A JP34055890 A JP 34055890A JP 34055890 A JP34055890 A JP 34055890A JP H04208571 A JPH04208571 A JP H04208571A
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- Japan
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- diffusion layer
- conductivity type
- drain region
- gate electrode
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、絶縁ケート形ＦＥＴに関するものである。
従来の絶縁ゲート形ＦＥＴは、一般に使用する電源電圧
の最大値と最小値との差（以下「限界使用電圧Ｊという
）か５０Ｖ以下の場合には、ソース・ドレイン領域か高
濃度拡散層と低濃度拡散層とからなる２重拡散構造であ
り、限界使用電圧が４０Ｖ〜８０Ｖ以下の場合には、ソ
ース・ドレイン領域か高濃度拡散層と中濃度拡散層と低
濃度拡散層とからなる３重拡散構造となっている。
の最大値と最小値との差（以下「限界使用電圧Ｊという
）か５０Ｖ以下の場合には、ソース・ドレイン領域か高
濃度拡散層と低濃度拡散層とからなる２重拡散構造であ
り、限界使用電圧が４０Ｖ〜８０Ｖ以下の場合には、ソ
ース・ドレイン領域か高濃度拡散層と中濃度拡散層と低
濃度拡散層とからなる３重拡散構造となっている。
まず、２重拡散構造の場合は、ゲート電極と高濃度拡散
層との間隔（すなわち低濃度拡散層の領域）を３，０８
ｍ以上とし、低濃度拡散層の不純物表面濃度をＩ Ｘ
］ ０ ”ｃｍ−”、高濃度拡散層の不純物表面濃度を
１〜２ Ｘ １０ ”ｃｍ−’にしている。
層との間隔（すなわち低濃度拡散層の領域）を３，０８
ｍ以上とし、低濃度拡散層の不純物表面濃度をＩ Ｘ
］ ０ ”ｃｍ−”、高濃度拡散層の不純物表面濃度を
１〜２ Ｘ １０ ”ｃｍ−’にしている。
３重拡散構造の場合を第２図に示す。
第２図はソース・ドレイン領域か３重拡散構造になって
いる従来の絶縁ゲート形ＦＥＴの断面図である。第２図
において、１はｐ型シリコン基板、２は二酸化シリコン
よりなるゲート絶縁膜、３はゲート電極、４，７はｎ−
（低濃度）拡散層、５．８はｎ（中濃度）拡散層、６．
９はｎ′″ （高濃度）拡散層、１０は二酸化ソリコン
よりなる層間絶縁膜、１２はドレイン領域のｎ′″拡散
層６に接続された金属配線である。
いる従来の絶縁ゲート形ＦＥＴの断面図である。第２図
において、１はｐ型シリコン基板、２は二酸化シリコン
よりなるゲート絶縁膜、３はゲート電極、４，７はｎ−
（低濃度）拡散層、５．８はｎ（中濃度）拡散層、６．
９はｎ′″ （高濃度）拡散層、１０は二酸化ソリコン
よりなる層間絶縁膜、１２はドレイン領域のｎ′″拡散
層６に接続された金属配線である。
この絶縁ゲート形ＦＥＴは、ソース領域かｎ−拡散層７
とｎ拡散層８とｎ゛拡散層９とからなり、ドレイン領域
かｎ−拡散層４とｎ拡散層５とｎ゛拡散層６とからなる
３重拡散構造である。そして、ｎ−拡散層４，７の不純
物表面濃度をｌＸｌ０”ＣＦ’、ｎ拡散層５．８の不純
物表面濃度を１〜５Ｘ １０１９ｃｍ−”、 ｎ ′
″拡散層６．９の不純物表面濃度を１〜２ Ｘ １０
”ｃｍ−’にしている。
とｎ拡散層８とｎ゛拡散層９とからなり、ドレイン領域
かｎ−拡散層４とｎ拡散層５とｎ゛拡散層６とからなる
３重拡散構造である。そして、ｎ−拡散層４，７の不純
物表面濃度をｌＸｌ０”ＣＦ’、ｎ拡散層５．８の不純
物表面濃度を１〜５Ｘ １０１９ｃｍ−”、 ｎ ′
″拡散層６．９の不純物表面濃度を１〜２ Ｘ １０
”ｃｍ−’にしている。
さらにドレイン領域について、ゲート電極３とｎ拡散層
５との間隔ａを３．０μｍ以上とし、ｎ−拡散層４と１
０拡散層６との間隔すを３．０μｍ以上にしである。
５との間隔ａを３．０μｍ以上とし、ｎ−拡散層４と１
０拡散層６との間隔すを３．０μｍ以上にしである。
Ｃ発明か解決しようとする課題〕
しかしなから上記従来の構成によれば、３重拡散構造の
場合、ソース・ゲート間またはソース・ドレイン間にほ
ぼ限界使用電圧である８０Ｖ程度の電圧か印加されたと
き、出力電流か低下する。
場合、ソース・ゲート間またはソース・ドレイン間にほ
ぼ限界使用電圧である８０Ｖ程度の電圧か印加されたと
き、出力電流か低下する。
これは、ゲート電極３とドレイン領域のｎ“拡散層６と
の間に電荷が集中し、ｎ−拡散層４の電子かドレイン領
域上の層間絶縁膜ＩＯに捕獲（トラップ）されるためと
推定される。また同様にして、２重拡散構造の場合にも
、ソース・ゲート間またはソース・ドレイン間にほぼ限
界使用電圧である４０Ｖ〜５０Ｖ程度の電圧か印加され
たとき、出力電流か低下する。
の間に電荷が集中し、ｎ−拡散層４の電子かドレイン領
域上の層間絶縁膜ＩＯに捕獲（トラップ）されるためと
推定される。また同様にして、２重拡散構造の場合にも
、ソース・ゲート間またはソース・ドレイン間にほぼ限
界使用電圧である４０Ｖ〜５０Ｖ程度の電圧か印加され
たとき、出力電流か低下する。
この発明の目的は、限界使用電圧等の高電圧を印加した
場合の出力電流の低下を抑制することかできる信頼性の
高い絶縁ゲート形ＦＥＴを提供することである。
場合の出力電流の低下を抑制することかできる信頼性の
高い絶縁ゲート形ＦＥＴを提供することである。
請求項（１）記載の絶縁ゲート形ＦＥＴは、一導電型の
半導体基板の主面に高濃度の他導電型の領域とこの高濃
度の他導電型の領域に接した低濃度の他導電型の領域と
からなるソース領域およびドレイン領域を形成し、ソー
ス領域とドレイン領域との間の半導体基板上にゲート絶
縁膜を形成し、このゲート絶縁膜上にゲート電極を形成
し、このゲート電極が形成された半導体基板上に眉間絶
縁膜を形成し、ドレイン領域の高濃度の他導電型の領域
に接続した金属配線をドレイン領域およびゲート電極間
の眉間絶縁膜上に形成したものである。
半導体基板の主面に高濃度の他導電型の領域とこの高濃
度の他導電型の領域に接した低濃度の他導電型の領域と
からなるソース領域およびドレイン領域を形成し、ソー
ス領域とドレイン領域との間の半導体基板上にゲート絶
縁膜を形成し、このゲート絶縁膜上にゲート電極を形成
し、このゲート電極が形成された半導体基板上に眉間絶
縁膜を形成し、ドレイン領域の高濃度の他導電型の領域
に接続した金属配線をドレイン領域およびゲート電極間
の眉間絶縁膜上に形成したものである。
請求項（２）記載の絶縁ゲート形ＦＥＴは、請求項（１
）記載の絶縁ゲート形ＦＥＴにおいて、ソース領域およ
びドレイン領域を半導体基板の主面に高濃度の他導電型
の領域とこの高濃度の他導電型の領域に接した中濃度の
他導電型の領域とこの中濃度の他導電型の領域に接した
低濃度の他導電型の領域とから形成し、ゲート電極の下
部のチャネル領域に近づくにつれ低濃度としたものであ
る。
）記載の絶縁ゲート形ＦＥＴにおいて、ソース領域およ
びドレイン領域を半導体基板の主面に高濃度の他導電型
の領域とこの高濃度の他導電型の領域に接した中濃度の
他導電型の領域とこの中濃度の他導電型の領域に接した
低濃度の他導電型の領域とから形成し、ゲート電極の下
部のチャネル領域に近づくにつれ低濃度としたものであ
る。
（作用〕
この発明の構成によれば、ドレイン領域の高濃度の他導
電型の領域に接続した金属配線をドレイン領域およびゲ
ート電極間の層間絶縁膜上に形成したことにより、ゲー
ト電極とドレイン領域の高濃度の他導電型の領域との間
に電荷か集中するのを緩和することかできる。
電型の領域に接続した金属配線をドレイン領域およびゲ
ート電極間の層間絶縁膜上に形成したことにより、ゲー
ト電極とドレイン領域の高濃度の他導電型の領域との間
に電荷か集中するのを緩和することかできる。
この発明の一実施例を第１図に基づいて説明する。
第１図はこの発明の一実施例の絶縁ゲート形ＦＥＴの断
面図である。第１図において、１はｐ型シリコン基板、
２は二酸化ソリコンよりなるゲート絶縁膜、３はゲート
電極、４．７はｎ−（低濃度）拡散層、５，８はｎ（中
濃度）拡散層、６゜９はｎ′″ （高濃度）拡散層、１
０は膜厚９ＯｏＯ人の二酸化シリコン膜よりなる層間絶
縁膜、ＩＩはドレイン領域のｎ′拡散層６に接続された
厚さ０．８μｍのアルミニウム合金よりなる金属配線で
ある。
面図である。第１図において、１はｐ型シリコン基板、
２は二酸化ソリコンよりなるゲート絶縁膜、３はゲート
電極、４．７はｎ−（低濃度）拡散層、５，８はｎ（中
濃度）拡散層、６゜９はｎ′″ （高濃度）拡散層、１
０は膜厚９ＯｏＯ人の二酸化シリコン膜よりなる層間絶
縁膜、ＩＩはドレイン領域のｎ′拡散層６に接続された
厚さ０．８μｍのアルミニウム合金よりなる金属配線で
ある。
この絶縁ゲート形ＦＥＴは、ソース領域かｎ−拡散層７
とｎ拡散層８とｎ＋拡散層９とからなり、ドレイン領域
かｎ−拡散層４とｎ拡散層５とｎ゛拡散層６とからなる
３重拡散構造である。そして、ｎ−拡散層４．７は不純
物にリン（Ｐ）を用いて表面濃度をｌＸｌ０”ｃｍ’、
ｎ拡散層５，８は不純物にリン（Ｐ）を用いて表面濃度
を５ＸＩＯ”ａｍ”、ｎ”拡散層６，９は不純物に砒素
（Ａｓ）を用いて表面濃度を１．２Ｘ Ｉ Ｏ”ｃｍ−
’とした。
とｎ拡散層８とｎ＋拡散層９とからなり、ドレイン領域
かｎ−拡散層４とｎ拡散層５とｎ゛拡散層６とからなる
３重拡散構造である。そして、ｎ−拡散層４．７は不純
物にリン（Ｐ）を用いて表面濃度をｌＸｌ０”ｃｍ’、
ｎ拡散層５，８は不純物にリン（Ｐ）を用いて表面濃度
を５ＸＩＯ”ａｍ”、ｎ”拡散層６，９は不純物に砒素
（Ａｓ）を用いて表面濃度を１．２Ｘ Ｉ Ｏ”ｃｍ−
’とした。
またドレイン領域について、ゲート電極３とｎ拡散層５
との間隔ａを３．０μｍとし、ｎ−拡散層４とｎ４拡散
層６との間隔すを３．０μｍとした。
との間隔ａを３．０μｍとし、ｎ−拡散層４とｎ４拡散
層６との間隔すを３．０μｍとした。
この実施例によれば、ドレイン領域に接続した金属配線
１）をドレイン領域およびゲート電極３間の層間絶縁膜
１０上に形成することにより、ゲート電極３とドレイン
領域のｎ＋拡散層６との間に電荷が集中するのを緩和す
ることができ、ソース・ゲート間またはソース・ドレイ
ン間に限界使用電圧等の高電圧を印加した場合の出力電
流の低下を抑制することかできる。
１）をドレイン領域およびゲート電極３間の層間絶縁膜
１０上に形成することにより、ゲート電極３とドレイン
領域のｎ＋拡散層６との間に電荷が集中するのを緩和す
ることができ、ソース・ゲート間またはソース・ドレイ
ン間に限界使用電圧等の高電圧を印加した場合の出力電
流の低下を抑制することかできる。
なお、この実施例では、ソース・ドレイン領域か３重拡
散構造の絶縁ゲート形ＦＥＴについて述へたか、ソース
・ドレイン領域か２重拡散構造の絶縁ゲート形ＦＥＴに
ついても同様である。
散構造の絶縁ゲート形ＦＥＴについて述へたか、ソース
・ドレイン領域か２重拡散構造の絶縁ゲート形ＦＥＴに
ついても同様である。
また、この実施例では、Ｎチャネル型の絶縁ケート形Ｆ
ＥＴについて述へたか、Ｐチャネル型の絶縁ゲート形Ｆ
ＥＴについても同様である。
ＥＴについて述へたか、Ｐチャネル型の絶縁ゲート形Ｆ
ＥＴについても同様である。
この発明の絶縁ゲート形ＦＥＴは、ドレイン領域の高濃
度の他導電型の領域に接続した金属配線をドレイン領域
およびゲート電極間の眉間絶縁膜上に形成したことによ
り、ゲート電極とドレイン領域の高濃度の他導電型の領
域との間に電荷か集中するのを緩和することかできるた
め、ソース・ゲート間またはソース・ドレイン間に限界
使用電圧等の高電圧を印加した場合の出力電流の低下を
抑制することかでき、高い信頼性か得られる。
度の他導電型の領域に接続した金属配線をドレイン領域
およびゲート電極間の眉間絶縁膜上に形成したことによ
り、ゲート電極とドレイン領域の高濃度の他導電型の領
域との間に電荷か集中するのを緩和することかできるた
め、ソース・ゲート間またはソース・ドレイン間に限界
使用電圧等の高電圧を印加した場合の出力電流の低下を
抑制することかでき、高い信頼性か得られる。
第１図はこの発明の一実施例の絶縁ゲート形ＦＥＴの断
面図、第２図は従来の絶縁ゲート形ＦＥＴの断面図であ
る。 １・・・ｐＹソリコン基板、２ ・ゲート絶縁膜、３ゲ
ート電極、４．７・・・ｎ−（低濃度）拡散層、５．８
・・・ｎ（中濃度）拡散層、６．９・ ｎ” （高濃
度）拡散層、１０・・・層間絶縁膜、１）・金属配線 代理人 弁理士 官井暎夫−・西 ′：一二一一 一二−二−二７゜ 第２図
面図、第２図は従来の絶縁ゲート形ＦＥＴの断面図であ
る。 １・・・ｐＹソリコン基板、２ ・ゲート絶縁膜、３ゲ
ート電極、４．７・・・ｎ−（低濃度）拡散層、５．８
・・・ｎ（中濃度）拡散層、６．９・ ｎ” （高濃
度）拡散層、１０・・・層間絶縁膜、１）・金属配線 代理人 弁理士 官井暎夫−・西 ′：一二一一 一二−二−二７゜ 第２図
Claims (2)
- （１）一導電型の半導体基板と、 この半導体基板の主面に形成した、高濃度の他導電型の
領域とこの高濃度の他導電型の領域に接した低濃度の他
導電型の領域とからなるソース領域およびドレイン領域
と、 前記ソース領域と前記ドレイン領域との間の前記半導体
基板上に形成したゲート絶縁膜と、このゲート絶縁膜上
に形成したゲート電極と、このゲート電極が形成された
前記半導体基板上に形成した層間絶縁膜と、 前記ドレイン領域の高濃度の他導電型の領域に接続され
、前記ドレイン領域および前記ゲート電極間の前記層間
絶縁膜上に形成した金属配線とを備えた絶縁ゲート形Ｆ
ＥＴ。 - （２）ソース領域およびドレイン領域が半導体基板の主
面に形成した、高濃度の他導電型の領域とこの高濃度の
他導電型の領域に接した中濃度の他導電型の領域とこの
中濃度の他導電型の領域に接した低濃度の他導電型の領
域とからなり、ゲート電極の下部のチャネル領域に近づ
くにつれ低濃度とした請求項（１）記載の絶縁ゲート形
ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34055890A JPH04208571A (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート形ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34055890A JPH04208571A (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート形ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208571A true JPH04208571A (ja) | 1992-07-30 |
Family
ID=18338146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34055890A Pending JPH04208571A (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート形ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208571A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744836A (en) * | 1997-02-28 | 1998-04-28 | Nec Corporation | Insulating gate type field effect transistor |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| US6677210B1 (en) * | 2002-02-28 | 2004-01-13 | Linear Technology Corporation | High voltage transistors with graded extension |
| US7615822B1 (en) * | 2002-12-23 | 2009-11-10 | Volterra Semiconductor Corporation | Diffused drain transistor |
-
1990
- 1990-11-30 JP JP34055890A patent/JPH04208571A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6107130A (en) * | 1996-12-06 | 2000-08-22 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
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| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US5744836A (en) * | 1997-02-28 | 1998-04-28 | Nec Corporation | Insulating gate type field effect transistor |
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| US6677210B1 (en) * | 2002-02-28 | 2004-01-13 | Linear Technology Corporation | High voltage transistors with graded extension |
| US6888207B1 (en) | 2002-02-28 | 2005-05-03 | Linear Technology Corporation | High voltage transistors with graded extension |
| US7615822B1 (en) * | 2002-12-23 | 2009-11-10 | Volterra Semiconductor Corporation | Diffused drain transistor |
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