JPH02102575A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02102575A JPH02102575A JP63256136A JP25613688A JPH02102575A JP H02102575 A JPH02102575 A JP H02102575A JP 63256136 A JP63256136 A JP 63256136A JP 25613688 A JP25613688 A JP 25613688A JP H02102575 A JPH02102575 A JP H02102575A
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- JP
- Japan
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- layer
- voltage
- gate
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に厚いゲート酸化膜を有
する高耐圧シリコンゲートＭＯＳトラン〔発明が解決し
ようとする課題〕 上述した従来の高耐圧半導体装置はゲートの絶縁耐圧を
高くするために、２０００〜６０００人程度の厚いゲー
ト酸化膜１３を用いているため、チャンネル領域となる
ゲート酸化膜１３下の基板表面が反転する電圧である閾
値電圧（ＶＴ）をゲート酸化膜１３を通してイオン注入
することにより設定するという手法を用いることができ
なかった。そのために、閾値電圧を制御するには、Ｎ−
エピタキシャル層１１全体の濃度を変化させる必要があ
るが、そのＮ′″エピタキシャル層１１の濃度を変化さ
せると、ドレイン領域との間の耐圧が小さくなり、さら
にドレイン領域との接合容量が大きくなる等の問題が逆
に生じてしまう欠点面に設けられたゲート絶縁膜と、こ
のゲート絶縁膜上に設けられたゲート電極と、このゲー
ト電極を挟んで一方の側に及び他方の側にそれぞれ設け
られた他の導電型の第１の半導体領域及び第２の半導体
領域と、第１の半導体領域及び第２０半導体領域にそれ
ぞれ電気的に接続して設けられた第１及び第２の電極と
ゲート電極下の半導体基板の一主面に、第１の半導体領
域と接して設けられた一導電型で半導体基板より高濃度
の第３の半導体領域とを有する半導体装置が得られる。
する高耐圧シリコンゲートＭＯＳトラン〔発明が解決し
ようとする課題〕 上述した従来の高耐圧半導体装置はゲートの絶縁耐圧を
高くするために、２０００〜６０００人程度の厚いゲー
ト酸化膜１３を用いているため、チャンネル領域となる
ゲート酸化膜１３下の基板表面が反転する電圧である閾
値電圧（ＶＴ）をゲート酸化膜１３を通してイオン注入
することにより設定するという手法を用いることができ
なかった。そのために、閾値電圧を制御するには、Ｎ−
エピタキシャル層１１全体の濃度を変化させる必要があ
るが、そのＮ′″エピタキシャル層１１の濃度を変化さ
せると、ドレイン領域との間の耐圧が小さくなり、さら
にドレイン領域との接合容量が大きくなる等の問題が逆
に生じてしまう欠点面に設けられたゲート絶縁膜と、こ
のゲート絶縁膜上に設けられたゲート電極と、このゲー
ト電極を挟んで一方の側に及び他方の側にそれぞれ設け
られた他の導電型の第１の半導体領域及び第２の半導体
領域と、第１の半導体領域及び第２０半導体領域にそれ
ぞれ電気的に接続して設けられた第１及び第２の電極と
ゲート電極下の半導体基板の一主面に、第１の半導体領
域と接して設けられた一導電型で半導体基板より高濃度
の第３の半導体領域とを有する半導体装置が得られる。
上述した従来の半導体装置は厚いゲート酸化膜を有して
いるためイオン注入法による反転電圧設定法を用いるこ
とができずゲート酸化膜下の基板表面の反転電圧を設定
しにくいのに対し、本発明は二重拡散法によって自己整
合的に形成される領域（θＳＡ領域）を用いることによ
って基板表面の反転電圧を設定しやすくコントロールし
ているため、従来に比べ設定しやすく、厚いゲート酸化
膜を用いた高耐圧シリコンゲー）ＭＯＳ）ランジスタの
ｖＴを適切に設定することができる。
いるためイオン注入法による反転電圧設定法を用いるこ
とができずゲート酸化膜下の基板表面の反転電圧を設定
しにくいのに対し、本発明は二重拡散法によって自己整
合的に形成される領域（θＳＡ領域）を用いることによ
って基板表面の反転電圧を設定しやすくコントロールし
ているため、従来に比べ設定しやすく、厚いゲート酸化
膜を用いた高耐圧シリコンゲー）ＭＯＳ）ランジスタの
ｖＴを適切に設定することができる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の高耐圧シリコンゲート
ＭＯ３）ランジスタの断面図である。１１はＮ−型のエ
ピタキシャル層であり、２はゲートポリシリコン、その
下にＳ ｉ Ｏ２により、厚いゲート酸化膜１３を形成
している。厚いゲート酸化膜１３の下部のエピタキシャ
ル層１１の表面にはＤＳＡ（Ｄｉｆｆｕｓｉｏｎ ５ｅ
ｌｆ Ａｌｉｇｎｍｅｎｔ）リンがＮ−領域７を形成し
ている。ソースアルミニウム３に正（＋）の電圧が、ド
レインアルミニウム１に負（−）の電圧が印加されてい
る時、ゲートポリシリコン２に徐々に十が印加されてい
くと、Ｎ−エピタキシャル層１１表面には反転層が形成
さｈソースアルミニウム３よりドレインアルミニウム１
へ電流が流れる。この反転層を形成するゲート電圧、つ
まりこの高耐圧ＭＯ８のｖＴはＮ−のエピタキシャル層
１１の表面の濃度で定まるがこのエピタキシャル層１１
の表面にＤＳＡリンの層７を形成することによってエピ
タキシャル層１１の表面濃度を上げ反転電圧を設定しや
すくしている。このため従来よりより高い精度で反転電
圧（＝ｖＴ）を形成できる。
ＭＯ３）ランジスタの断面図である。１１はＮ−型のエ
ピタキシャル層であり、２はゲートポリシリコン、その
下にＳ ｉ Ｏ２により、厚いゲート酸化膜１３を形成
している。厚いゲート酸化膜１３の下部のエピタキシャ
ル層１１の表面にはＤＳＡ（Ｄｉｆｆｕｓｉｏｎ ５ｅ
ｌｆ Ａｌｉｇｎｍｅｎｔ）リンがＮ−領域７を形成し
ている。ソースアルミニウム３に正（＋）の電圧が、ド
レインアルミニウム１に負（−）の電圧が印加されてい
る時、ゲートポリシリコン２に徐々に十が印加されてい
くと、Ｎ−エピタキシャル層１１表面には反転層が形成
さｈソースアルミニウム３よりドレインアルミニウム１
へ電流が流れる。この反転層を形成するゲート電圧、つ
まりこの高耐圧ＭＯ８のｖＴはＮ−のエピタキシャル層
１１の表面の濃度で定まるがこのエピタキシャル層１１
の表面にＤＳＡリンの層７を形成することによってエピ
タキシャル層１１の表面濃度を上げ反転電圧を設定しや
すくしている。このため従来よりより高い精度で反転電
圧（＝ｖＴ）を形成できる。
また、ＤＳＡリンフを用いることによって、Ｎ−エピタ
キシャル層１１の濃度とは独立にＤＳＡリンの濃度の調
整のみで高耐圧ＭＯ３のｖｌをコントロールすることが
できるため、他の素子の特性に影響を与えることがない
。
キシャル層１１の濃度とは独立にＤＳＡリンの濃度の調
整のみで高耐圧ＭＯ３のｖｌをコントロールすることが
できるため、他の素子の特性に影響を与えることがない
。
第２図は本発明の第２の実施例の高耐圧シリコンゲート
ＭＯ３）ランジスタの断面図である。
ＭＯ３）ランジスタの断面図である。
１２はＮ−型のウェル層であり、２はゲートポリシリコ
ン、その下にＳｉＯ□により厚いゲート酸化膜１３を形
成している。厚いゲート酸化膜１３の下部のＮ−ウェル
層１２の表面にはＤＳＡ！ＪンがＮ−領域７を形成して
いる。第１の実施例と同様にＮ−ウェル層１２表面はＤ
ＳＡ！Ｊンで反転電圧を設定しやすくなっており、Ｎ−
ウェル１２の濃度と独立に、高耐圧シリコンゲー）ＭＯ
ＳのｖＴをコントロールすることができる。
ン、その下にＳｉＯ□により厚いゲート酸化膜１３を形
成している。厚いゲート酸化膜１３の下部のＮ−ウェル
層１２の表面にはＤＳＡ！ＪンがＮ−領域７を形成して
いる。第１の実施例と同様にＮ−ウェル層１２表面はＤ
ＳＡ！Ｊンで反転電圧を設定しやすくなっており、Ｎ−
ウェル１２の濃度と独立に、高耐圧シリコンゲー）ＭＯ
ＳのｖＴをコントロールすることができる。
以上説明したように本発明は厚いゲート酸化膜をもつ高
耐圧シリコンゲートＭＯ８のトランジスタの厚いゲート
酸化膜下部のエピタキシャル層表面にＤＳＡ領域を形成
することによってＤＳＡ領域の濃度を調整することで基
板濃度とは独立に高耐圧ＭＯ８のｖＴをコント＋＝ｙ−
ルすることができるため、他の素子の特性に影響を与え
ることなく高耐圧シリコンゲー）ＭＯＳのｖＴを適切に
コントロールすることができるという効果がある。
耐圧シリコンゲートＭＯ８のトランジスタの厚いゲート
酸化膜下部のエピタキシャル層表面にＤＳＡ領域を形成
することによってＤＳＡ領域の濃度を調整することで基
板濃度とは独立に高耐圧ＭＯ８のｖＴをコント＋＝ｙ−
ルすることができるため、他の素子の特性に影響を与え
ることなく高耐圧シリコンゲー）ＭＯＳのｖＴを適切に
コントロールすることができるという効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は、従来の構造の断
面図である。 １・・・・・・ドレインアルミニウム、２・・・・・・
ゲートポリシリコン、３・・・・・・ソースアルミニウ
ム、４・・・・・・Ｐ＋領域、５・・・・・・Ｎ＋領領
域６・・・・・・Ｐ＋領域、７・・・・・・ＤＳＡリン
（Ｎ−）、８・・・・・・Ｐウェル、９・・・・・・Ｓ
ｉＯ２，１０・・・・・・ＧＩＲポロン、１１・・・
・・・Ｎ−エピタキシャル／ｉｔ、１２・・・・・・Ｎ
−ウェル。 代理人 弁理士 内 原 晋 第Ｚ図 第３図
明の第２の実施例の断面図、第３図は、従来の構造の断
面図である。 １・・・・・・ドレインアルミニウム、２・・・・・・
ゲートポリシリコン、３・・・・・・ソースアルミニウ
ム、４・・・・・・Ｐ＋領域、５・・・・・・Ｎ＋領領
域６・・・・・・Ｐ＋領域、７・・・・・・ＤＳＡリン
（Ｎ−）、８・・・・・・Ｐウェル、９・・・・・・Ｓ
ｉＯ２，１０・・・・・・ＧＩＲポロン、１１・・・
・・・Ｎ−エピタキシャル／ｉｔ、１２・・・・・・Ｎ
−ウェル。 代理人 弁理士 内 原 晋 第Ｚ図 第３図
Claims (2)
- （１）一導電型の半導体基板の一主面に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極
と、該ゲート電極を挟んで一方の側に及び他方の側にそ
れぞれ設けられた他の導電型の第１の半導体領域及び第
２の半導体領域と、前記第１の半導体領域及び第２の半
導体領域にそれぞれ電気的に接続して設けられた第１及
び第２の電極と、前記ゲート電極下の前記半導体基板の
前記一主面に、前記第１の半導体領域と接して設けられ
た前記一導電型で前記半導体基板より、高濃度の第３の
半導体領域とを有することを特徴とする半導体装置 - （２）前記ゲート絶縁膜の厚さは２０００〜６０００Å
である請求項１記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256136A JPH02102575A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256136A JPH02102575A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102575A true JPH02102575A (ja) | 1990-04-16 |
Family
ID=17288402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256136A Pending JPH02102575A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382535A (en) * | 1991-10-15 | 1995-01-17 | Texas Instruments Incorporated | Method of fabricating performance lateral double-diffused MOS transistor |
| WO2007142937A2 (en) | 2006-05-31 | 2007-12-13 | Advanced Analogic Technologies, Inc. | High-voltage bipolar-cmos-dmos integrated circuit devices and modular methods of forming the same |
| JP2007335881A (ja) * | 1992-09-21 | 2007-12-27 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452989A (en) * | 1977-10-05 | 1979-04-25 | Seiko Epson Corp | Complementary dsa-mis-ic |
| JPS58106871A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | 半導体装置 |
-
1988
- 1988-10-11 JP JP63256136A patent/JPH02102575A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452989A (en) * | 1977-10-05 | 1979-04-25 | Seiko Epson Corp | Complementary dsa-mis-ic |
| JPS58106871A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382535A (en) * | 1991-10-15 | 1995-01-17 | Texas Instruments Incorporated | Method of fabricating performance lateral double-diffused MOS transistor |
| JP2007335881A (ja) * | 1992-09-21 | 2007-12-27 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
| WO2007142937A2 (en) | 2006-05-31 | 2007-12-13 | Advanced Analogic Technologies, Inc. | High-voltage bipolar-cmos-dmos integrated circuit devices and modular methods of forming the same |
| EP2044622A4 (en) * | 2006-05-31 | 2011-09-28 | Advanced Analogic Tech Inc | IN BIPOLAR CMOS OR DMOS INTEGRATED HIGH VOLTAGE SWITCHES AND MODULAR METHODS FOR THEIR FORMATION |
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