JPH03228376A - 縦形二重拡散ｍｏｓｆｅｔ - Google Patents
縦形二重拡散ｍｏｓｆｅｔInfo
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- JPH03228376A JPH03228376A JP2023867A JP2386790A JPH03228376A JP H03228376 A JPH03228376 A JP H03228376A JP 2023867 A JP2023867 A JP 2023867A JP 2386790 A JP2386790 A JP 2386790A JP H03228376 A JPH03228376 A JP H03228376A
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- electrode
- gate electrode
- capacitance
- vertical double
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、縦形二重拡散ＭＯＳＦＥＴの改良に関する。
（従来の技術）
第３図に一般的な縦形二重拡散ＭＯＳＦＥＴの断面構造
図を示す０例は第１の導電形がｎ形の場合である０図に
おいて、ｌはｎ゛形半導体基板、２は第１の半導体層で
あるｎ形エピタキシャル層、３はｐ形チャネル形成領域
、４はｎ゛形ソース領域、５はゲート絶縁膜、６は第１
の導電性層であるゲート電極、７は眉間絶縁膜、８は第
２の導電性層であるソース電極、９はドレイン領域、ｌ
Ｏは第３の導電性層であるドレイン電極を示す。
図を示す０例は第１の導電形がｎ形の場合である０図に
おいて、ｌはｎ゛形半導体基板、２は第１の半導体層で
あるｎ形エピタキシャル層、３はｐ形チャネル形成領域
、４はｎ゛形ソース領域、５はゲート絶縁膜、６は第１
の導電性層であるゲート電極、７は眉間絶縁膜、８は第
２の導電性層であるソース電極、９はドレイン領域、ｌ
Ｏは第３の導電性層であるドレイン電極を示す。
（発明が解決しようとする諜Ｍ）
このような構造を有する縦形二重拡散ＭＯＳＦＥＴにお
いて、ソース電極８とドレイン電極１０との間に、電源
（図示せず）を、ドレイン電極１０側を正とする極性で
負荷（図示せず）を通じて接続している状態で、ゲート
電極６とソース電極８との間に、制御電圧をゲート電極
６側を正とする極性で印加すれば、ｐ形チャネル形成領
域３のゲート絶縁膜５の下の表面にチャネル層が形成さ
れ、縦形二重拡散ＭＯＳＦＥＴはオン状態となり、電源
から負荷に電力が供給される。一方、ソース電極８とド
レイン電極１０との間に、前述したと同様に、電源と負
荷を接続した状態で、ゲート電極６とソース電極８との
間に、制御電圧をゲート電極側を負とする極性で印加す
れば、チャネル層は形成されず、縦形二重拡散ＭＯＳＦ
ＥＴはオフ状態となり、電源から負荷に電力は供給され
ない、従って、第３図に示す縦形二重拡散ＭＯＳＦＥＴ
は、スイッチング素子としての機能を呈する。
いて、ソース電極８とドレイン電極１０との間に、電源
（図示せず）を、ドレイン電極１０側を正とする極性で
負荷（図示せず）を通じて接続している状態で、ゲート
電極６とソース電極８との間に、制御電圧をゲート電極
６側を正とする極性で印加すれば、ｐ形チャネル形成領
域３のゲート絶縁膜５の下の表面にチャネル層が形成さ
れ、縦形二重拡散ＭＯＳＦＥＴはオン状態となり、電源
から負荷に電力が供給される。一方、ソース電極８とド
レイン電極１０との間に、前述したと同様に、電源と負
荷を接続した状態で、ゲート電極６とソース電極８との
間に、制御電圧をゲート電極側を負とする極性で印加す
れば、チャネル層は形成されず、縦形二重拡散ＭＯＳＦ
ＥＴはオフ状態となり、電源から負荷に電力は供給され
ない、従って、第３図に示す縦形二重拡散ＭＯＳＦＥＴ
は、スイッチング素子としての機能を呈する。
しかしながら、第３図に示す一般的な縦形二重拡散ＭＯ
３ＦＥ”ｒでは、ソース電極８とドレイン電極ＩＯとの
間を、前述したように電源と負荷を通じて接続しζいる
状態で、ゲート電極６とソース電極８との間に、制御電
圧を、ゲート電極６側を負とする極性で印加した場合、
チャネル層が形成されないので、エピタキシャル層２と
チャネル形成領域３との間のＰＮ接合に逆バイアスが与
えられ、第４図に示すように、そのＰＮ接合から横方向
および縦方向に広がる第１の空乏層２１が形成されると
ともに、ゲート電極６とゲート絶縁膜５とエピタキシャ
ル層２とからなるＭＯ３構造を有しているため、エピタ
キシャル層２のゲート絶縁膜５例の表面から、半導体基
板ｌ側に広がる第２の空乏層２２が形成されている。
３ＦＥ”ｒでは、ソース電極８とドレイン電極ＩＯとの
間を、前述したように電源と負荷を通じて接続しζいる
状態で、ゲート電極６とソース電極８との間に、制御電
圧を、ゲート電極６側を負とする極性で印加した場合、
チャネル層が形成されないので、エピタキシャル層２と
チャネル形成領域３との間のＰＮ接合に逆バイアスが与
えられ、第４図に示すように、そのＰＮ接合から横方向
および縦方向に広がる第１の空乏層２１が形成されると
ともに、ゲート電極６とゲート絶縁膜５とエピタキシャ
ル層２とからなるＭＯ３構造を有しているため、エピタ
キシャル層２のゲート絶縁膜５例の表面から、半導体基
板ｌ側に広がる第２の空乏層２２が形成されている。
このため、ゲート電極６とドレイン電極ｌＯとの間には
、第４図に示すようにゲート絶縁１１！Ｊ５による静電
容＠Ｃ，ワと、空乏層２２による静電容Ｉｃｄ、。
、第４図に示すようにゲート絶縁１１！Ｊ５による静電
容＠Ｃ，ワと、空乏層２２による静電容Ｉｃｄ、。
との直列容量でなる次式で与えられる静電容量Ｃ９゜を
形成している。
形成している。
Ｃ＊ａ ＝ Ｃ、っ・Ｃｉｓ／ （Ｃ−＊ ＋ ｃ ａ
−）・・・（１）なお、ゲート電極６とドレイン電極１
０との間には、ゲート絶縁Ｈ５による静電容量と空乏層
２１による静電容量との直列容量でなる静電容量も、（
１１式の静電容量と並列に形成されているが、以下簡単
のためその静電容量を無視して考える。
−）・・・（１）なお、ゲート電極６とドレイン電極１
０との間には、ゲート絶縁Ｈ５による静電容量と空乏層
２１による静電容量との直列容量でなる静電容量も、（
１１式の静電容量と並列に形成されているが、以下簡単
のためその静電容量を無視して考える。
（１）式における容置Ｃ，，およびＣａｍは、いま、ゲ
ート絶縁Ｎ１４５の誘電率をε。８、厚さをＴ ｏ ｘ
とし、またエピタキシャル層２の誘電率をε４１、空乏
層２２の厚さをＴ。とし、さらに、ゲート電極６のエピ
タキシャル層２の領域９と対向している左右方向の長さ
をＷｏ、前後方向の長さを単位長とし、また、ゲート電
極６の空乏層２１と対向している左右方向の長さをＷｌ
、前後方向の長さを単位長とすれば、次式で与えられる
。
ート絶縁Ｎ１４５の誘電率をε。８、厚さをＴ ｏ ｘ
とし、またエピタキシャル層２の誘電率をε４１、空乏
層２２の厚さをＴ。とし、さらに、ゲート電極６のエピ
タキシャル層２の領域９と対向している左右方向の長さ
をＷｏ、前後方向の長さを単位長とし、また、ゲート電
極６の空乏層２１と対向している左右方向の長さをＷｌ
、前後方向の長さを単位長とすれば、次式で与えられる
。
Ｃ，、、−ε。、／ Ｔ ａｘ・ （Ｗｅ ２Ｗ、）
・・・（２）ｃｎａ−εｍ、／Ｔｄ、 ・（ｗｏ−２Ｗ
ｌ）−（３）従って、第３図に示す縦形二重拡散Ｍ Ｏ
Ｓ ？” ＥＴの場合、ゲート電極６とドレイン電極１
０と間に、（２）および（３）式で与えられる容ＮＣ，
，ｌおよびＣ４゜を（＋）式に代入して得られるゲート
・ドレイン電極間界１ｃ、ｔを有し、そして、その値が
比較的大きな値を有している。
・・・（２）ｃｎａ−εｍ、／Ｔｄ、 ・（ｗｏ−２Ｗ
ｌ）−（３）従って、第３図に示す縦形二重拡散Ｍ Ｏ
Ｓ ？” ＥＴの場合、ゲート電極６とドレイン電極１
０と間に、（２）および（３）式で与えられる容ＮＣ，
，ｌおよびＣ４゜を（＋）式に代入して得られるゲート
・ドレイン電極間界１ｃ、ｔを有し、そして、その値が
比較的大きな値を有している。
このため、第３図に示す一般的な縦形二重拡散ＭＯＳＦ
ＥＴの場合、スイッチング速度が比較的低速で、大きな
損失を伴うという欠点ををしている。
ＥＴの場合、スイッチング速度が比較的低速で、大きな
損失を伴うという欠点ををしている。
本発明は上記の欠点を改善するために提案されたもので
、その目的は、上述したゲート・ドレイン電橋間容量Ｃ
１４を低減し、スイッチング速度の高速化、損失の低減
化が図れる新規な縦形二重拡散ＭＯＳＦＥＴを提供する
ことにある。
、その目的は、上述したゲート・ドレイン電橋間容量Ｃ
１４を低減し、スイッチング速度の高速化、損失の低減
化が図れる新規な縦形二重拡散ＭＯＳＦＥＴを提供する
ことにある。
（課題を解決するための手段）
上記の目的を達成するため、本発明は第１の導電形（例
えばｎ形）を有する第１のドレイン領域としての半導体
基板上に、第１の導電形でかつ前記半導体基板よりも高
い比抵抗を有する第２のドレイン領域としての第１の半
導体層が形成され、前記第１の半導体層表面にゲート絶
縁膜としての絶縁膜を介したゲート電極としての第１の
導電性層が形成され、前記第１の半導体層中に、第１の
導電形とは逆の第２の導電形（例えば第１の導電形がｎ
形ならばｐ形）を有するチャネル形成領域ならびに第１
の導電形を有するソース領域が形成され、前記第１の半
導体層表面において、前記チャネル形成領域ならびにソ
ース領域に接するソース電極としての第２の導電性層が
形成され、前記半導体基板の第１の半導体層と接する表
面とは反対側の表面にドレイン電極としての第３の導電
性層とが形成されてなる縦形二重波ｐＩＩＭＯＳＦＥＴ
において、前記第１の半導体層表面に前記チャネル形成
領域と接することなく第４の導電性層が、第１の半導体
層とショットキー接合を形成するように形成され”ζい
ることを特徴とする縦形二重拡散ＭＯ３ＦＥ′ｒを発明
の要旨とするものである。
えばｎ形）を有する第１のドレイン領域としての半導体
基板上に、第１の導電形でかつ前記半導体基板よりも高
い比抵抗を有する第２のドレイン領域としての第１の半
導体層が形成され、前記第１の半導体層表面にゲート絶
縁膜としての絶縁膜を介したゲート電極としての第１の
導電性層が形成され、前記第１の半導体層中に、第１の
導電形とは逆の第２の導電形（例えば第１の導電形がｎ
形ならばｐ形）を有するチャネル形成領域ならびに第１
の導電形を有するソース領域が形成され、前記第１の半
導体層表面において、前記チャネル形成領域ならびにソ
ース領域に接するソース電極としての第２の導電性層が
形成され、前記半導体基板の第１の半導体層と接する表
面とは反対側の表面にドレイン電極としての第３の導電
性層とが形成されてなる縦形二重波ｐＩＩＭＯＳＦＥＴ
において、前記第１の半導体層表面に前記チャネル形成
領域と接することなく第４の導電性層が、第１の半導体
層とショットキー接合を形成するように形成され”ζい
ることを特徴とする縦形二重拡散ＭＯ３ＦＥ′ｒを発明
の要旨とするものである。
（作用）
本発明による縦形二重拡散ＭＯＳＦＥＴでは、第１の導
電形を有する第１の半導体層であるエピタキシャル層２
の表面に、該エピタキシャル層２とショットキー接合を
形成するように第４の導電性層が形成されている点を特
徴とする。このことによって従来のものに比べてスイッ
チング速度を高めることができる。
電形を有する第１の半導体層であるエピタキシャル層２
の表面に、該エピタキシャル層２とショットキー接合を
形成するように第４の導電性層が形成されている点を特
徴とする。このことによって従来のものに比べてスイッ
チング速度を高めることができる。
（実施例）
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行い得ることは言うまでも
ない。
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行い得ることは言うまでも
ない。
第１図は本発明による縦形二重拡散ＭＯ３ＦＥ′Ｆの実
施例を示す。図において、ｌはｎ°形半導体基板、２は
第１の半導体層であるｎ形エピタキシャル層、３はρ形
チャネル形成領域、４はｎ。
施例を示す。図において、ｌはｎ°形半導体基板、２は
第１の半導体層であるｎ形エピタキシャル層、３はρ形
チャネル形成領域、４はｎ。
形ソース領域、５はゲート絶縁膜、６は第１の導電性層
であるゲート電極、７は眉間絶縁膜、８は第２の導電性
層であるソース電極、９はドレイン領域、ｌＯは第３の
導電性層であるドレイン電極、３１は第４の導電性層、
３３は眉間絶縁膜を示す。しかして第３図の場合と異な
る点は、ゲート電極６のｎ形エピタキシャル層２と対向
する部分の一部が除去され、ｎ形エピタキシ＋ル層２の
表面に、第４の導電性層３１ （例えば、＾ｕ、 Ｐｂ
、 Ｔｉ、 Ｈ，Ｔａ。
であるゲート電極、７は眉間絶縁膜、８は第２の導電性
層であるソース電極、９はドレイン領域、ｌＯは第３の
導電性層であるドレイン電極、３１は第４の導電性層、
３３は眉間絶縁膜を示す。しかして第３図の場合と異な
る点は、ゲート電極６のｎ形エピタキシャル層２と対向
する部分の一部が除去され、ｎ形エピタキシ＋ル層２の
表面に、第４の導電性層３１ （例えば、＾ｕ、 Ｐｂ
、 Ｔｉ、 Ｈ，Ｔａ。
Ｍｏ、 ＰＬＳｉ、 Ｔｉ５ｉｚ、 ＴａＳｉ＊＋ Ｍ
ｏＳｉｘ、 ＷＳｌｇ ）がｎ形エピタキシャル層２と
第４の導電性層３１との間にショットキー接合が形成さ
れるように形成されている。また、ゲート電極６が除去
された部分には、眉間絶縁膜３３が形成されている。
ｏＳｉｘ、 ＷＳｌｇ ）がｎ形エピタキシャル層２と
第４の導電性層３１との間にショットキー接合が形成さ
れるように形成されている。また、ゲート電極６が除去
された部分には、眉間絶縁膜３３が形成されている。
このような構成を有する本発明による縦形二重拡散ＭＯ
Ｓ Ｆ ＥＴは、第３図で前述した一般的な縦形二重拡
散ＭＯＳＦＥＴの場合と同様に、ソース電極８とドレイ
ン電極ｌＯとの間に、電源（図示せず）を、ドレイン電
極ｌＯ側を正とする極性で負荷（図示せず）を通じて接
続している状態で、ゲート電極６とソース電極８との間
に、制御電圧を、ゲート電極６側を正とする極性で印加
すれば、ｐ形チャネル形成領域３のゲート絶縁膜５の下
の表面にチャネルが形成され、縦形二重拡散ＭＯＳＦＥ
Ｔはオン状態となり、電源から負荷に電力が供給される
。また、ソース電極８とドレイン電極ｌＯとの間に、前
述したと同様に、電源と負荷を接続した状態で、ゲート
電極６とソース電極８との間に、制御電圧を、ゲート電
極側を負とする極性で印加すれば、ｎチャネル層は形成
されず、縦形二重拡散ＭＯＳＦＥＴはオフ状態となり、
電源から負荷に電力は供給されない。従って、第１図に
示す縦形二重波ＦＰＸＭＯＳＦＥＴは、スイッチング素
子としての機能を呈する。
Ｓ Ｆ ＥＴは、第３図で前述した一般的な縦形二重拡
散ＭＯＳＦＥＴの場合と同様に、ソース電極８とドレイ
ン電極ｌＯとの間に、電源（図示せず）を、ドレイン電
極ｌＯ側を正とする極性で負荷（図示せず）を通じて接
続している状態で、ゲート電極６とソース電極８との間
に、制御電圧を、ゲート電極６側を正とする極性で印加
すれば、ｐ形チャネル形成領域３のゲート絶縁膜５の下
の表面にチャネルが形成され、縦形二重拡散ＭＯＳＦＥ
Ｔはオン状態となり、電源から負荷に電力が供給される
。また、ソース電極８とドレイン電極ｌＯとの間に、前
述したと同様に、電源と負荷を接続した状態で、ゲート
電極６とソース電極８との間に、制御電圧を、ゲート電
極側を負とする極性で印加すれば、ｎチャネル層は形成
されず、縦形二重拡散ＭＯＳＦＥＴはオフ状態となり、
電源から負荷に電力は供給されない。従って、第１図に
示す縦形二重波ＦＰＸＭＯＳＦＥＴは、スイッチング素
子としての機能を呈する。
また、第１図に示す縦形二重拡散ＭＯＳＦＥＴの場合、
ソース電極８とドレイン電極１０との間を、前述したよ
うに電源と負荷を通じて接続している状態で、ゲート電
極６とソース電極８との間に、制御電圧を、ゲート電極
６側を負とする極性で印加した場合、チャネル層が形成
されないので、エピタキシャル層２とチャネル形成領域
３との間のＰＮ接合に逆バイアスが与えられ、第２図に
示すように、そのＰＮ接合から横方向および縦方向に広
がる空乏層２１が形成されるとともに、ゲート電極６と
ゲート絶縁膜５とエピタキシャル層２とからなるＭＯ３
構造を有しているため、エピタキシャル層２のゲート絶
縁膜５側の表面から、半導体基板１側に広がる第２の空
乏層２２が形成されている。
ソース電極８とドレイン電極１０との間を、前述したよ
うに電源と負荷を通じて接続している状態で、ゲート電
極６とソース電極８との間に、制御電圧を、ゲート電極
６側を負とする極性で印加した場合、チャネル層が形成
されないので、エピタキシャル層２とチャネル形成領域
３との間のＰＮ接合に逆バイアスが与えられ、第２図に
示すように、そのＰＮ接合から横方向および縦方向に広
がる空乏層２１が形成されるとともに、ゲート電極６と
ゲート絶縁膜５とエピタキシャル層２とからなるＭＯ３
構造を有しているため、エピタキシャル層２のゲート絶
縁膜５側の表面から、半導体基板１側に広がる第２の空
乏層２２が形成されている。
このため、ゲート電極６とドレイン電極ＩＯとの間に、
第２図に示すように、ゲート絶縁ｒＩｆ４５による容Ｉ
Ｃ，あと、空乏層２２による容量Ｃ１との直列容量でな
る、次式で示される静電容１／１ｃ−ａをゲート電極６
とドレイン電極ＩＯとの間に形成している。
第２図に示すように、ゲート絶縁ｒＩｆ４５による容Ｉ
Ｃ，あと、空乏層２２による容量Ｃ１との直列容量でな
る、次式で示される静電容１／１ｃ−ａをゲート電極６
とドレイン電極ＩＯとの間に形成している。
Ｃｅａ＝Ｃ−ｘ−Ｃ４＠／ （Ｃ−十Ｃａ、）・・・（
４）なお、ゲート電極６とドレイン電１１０との間には
、ゲート絶Ｕ欣５による静電容量と空乏層２１による静
電容置との直列容量でなる静電容置も、（４）式の容量
と並列に形成されているが、以下、簡単のため、その静
電容量を無視して考える。
４）なお、ゲート電極６とドレイン電１１０との間には
、ゲート絶Ｕ欣５による静電容量と空乏層２１による静
電容置との直列容量でなる静電容置も、（４）式の容量
と並列に形成されているが、以下、簡単のため、その静
電容量を無視して考える。
また、第１図に示す本発明による縦形二重拡散ＭＯＳ
Ｆ ＥＴの場合、エピタキシャル層２表面に、それとの
間にショットキー接合を形成するように金属層３１が形
成されているので、そのショットキー接合から、半導体
基Ｆｉｌ側に縦方向に広がる第３の空乏層２３が形成さ
れるとともに、ゲート電極６の下まで横方向に広がる第
４の空乏層２４が形成されている。そして、第３の空乏
層２３は、ゲート電極６とドレイン電極１０との間の容
量を形成しない、また、第４の空乏層２４は、ゲート電
極６とドレイン電極ＩＯとの間の容量を形成するが、ゲ
ート電極６とドレイン電極ｌＯを結ぶ方向にみて、前述
した第２の空乏層２２に比し大きな厚さを有する。
Ｆ ＥＴの場合、エピタキシャル層２表面に、それとの
間にショットキー接合を形成するように金属層３１が形
成されているので、そのショットキー接合から、半導体
基Ｆｉｌ側に縦方向に広がる第３の空乏層２３が形成さ
れるとともに、ゲート電極６の下まで横方向に広がる第
４の空乏層２４が形成されている。そして、第３の空乏
層２３は、ゲート電極６とドレイン電極１０との間の容
量を形成しない、また、第４の空乏層２４は、ゲート電
極６とドレイン電極ＩＯとの間の容量を形成するが、ゲ
ート電極６とドレイン電極ｌＯを結ぶ方向にみて、前述
した第２の空乏層２２に比し大きな厚さを有する。
しかし、いま、簡単のため、その容量を無視して考える
。
。
ところで、（４）式における容１ｃ、、およびＣ４，は
、いま、第４図で前述したと同様に、ゲート絶縁膜５の
誘電率をε。８、厚さを′「。、とし、また、第１の導
電形を有するエピタキシャル層２の誘電率をＣ１，、空
乏層２２の厚さをＴ４゜とし、さらに、ゲート電極６の
エピタキシャル層２のドレイン領域９と対向している左
右方向の長さをＷｏ、前後方向の長さを単位長とし、ま
た、ゲート電極６の空乏層２１と対向している左右方向
の長さをＷＩ、前後方向の長さを単位長とし、さらに、
金属層３１の左右方向の長さをＷ７、前後方向の長さを
単位長とし、また、空乏層２４の左右方向の広がり長さ
をＷ３、前後方向の長さを単位長とすれば、次式で与え
られる。
、いま、第４図で前述したと同様に、ゲート絶縁膜５の
誘電率をε。８、厚さを′「。、とし、また、第１の導
電形を有するエピタキシャル層２の誘電率をＣ１，、空
乏層２２の厚さをＴ４゜とし、さらに、ゲート電極６の
エピタキシャル層２のドレイン領域９と対向している左
右方向の長さをＷｏ、前後方向の長さを単位長とし、ま
た、ゲート電極６の空乏層２１と対向している左右方向
の長さをＷＩ、前後方向の長さを単位長とし、さらに、
金属層３１の左右方向の長さをＷ７、前後方向の長さを
単位長とし、また、空乏層２４の左右方向の広がり長さ
をＷ３、前後方向の長さを単位長とすれば、次式で与え
られる。
Ｃ０、＝ε。−７Ｔｏ−’ （Ｗｅ ２ Ｗｔ Ｗ
ｚ ２ Ｗｓ）・＝ （５）Ｃ４ｍ−ε４＠／Ｔ４＠
・（Ｗｏ ２ＷＩ ＷＩ ２ＷＳ）・・・（６）従っ
て、第１図に示す本発明による縦形二重拡散ＭＯＳＦＥ
Ｔの場合、ゲート電極６とドレイン電極ｌＯと間に、（
５）および（６）式で与えられる容１ｃ、。
ｚ ２ Ｗｓ）・＝ （５）Ｃ４ｍ−ε４＠／Ｔ４＠
・（Ｗｏ ２ＷＩ ＷＩ ２ＷＳ）・・・（６）従っ
て、第１図に示す本発明による縦形二重拡散ＭＯＳＦＥ
Ｔの場合、ゲート電極６とドレイン電極ｌＯと間に、（
５）および（６）式で与えられる容１ｃ、。
およびｃａｎを（４）式に代入して得られる静電容＊Ｃ
−ａをゲート電極６とドレイン電極ＩＯとの間に有して
いる。しかしながら、その容置は、前述した（２）およ
び（３）式と（５）および（６）弐を対比すれば明らか
なように、第３図の一般的な縦形二重拡散ＭＯＳＦＥＴ
の場合に比し、小さな値を有している。
−ａをゲート電極６とドレイン電極ＩＯとの間に有して
いる。しかしながら、その容置は、前述した（２）およ
び（３）式と（５）および（６）弐を対比すれば明らか
なように、第３図の一般的な縦形二重拡散ＭＯＳＦＥＴ
の場合に比し、小さな値を有している。
従って、第１図に示す本発明による縦形二重拡散ＭＯ５
ＦＥＴの場合、前述したスイッチング素子としての機能
が、第３図で前述した従来の一般的な縦形二重拡散ＭＯ
５ＦＥＴの場合と比べ、高速でかつ小さな損失しか伴わ
ない。
ＦＥＴの場合、前述したスイッチング素子としての機能
が、第３図で前述した従来の一般的な縦形二重拡散ＭＯ
５ＦＥＴの場合と比べ、高速でかつ小さな損失しか伴わ
ない。
（発明の効果）
以上説明したように、本発明による縦形二重拡１１ｋＭ
Ｏ５ＦＥＴの場合、ソース電極８とドレインｌＯとの間
を、電源と負萄を通じて接続している状態で、ゲート電
極６とソース電極８との間に、制御電圧を、ゲート電極
６側を負とする極性で印加した場合、ソース電極８とド
レインｌＯ間に、第３図に前述した一般的な縦形二重拡
散ＭＯＳＦＥＴの場合と同様に、ゲート絶縁膜５による
静電容置Ｃ，，、と、ゲート電極６とゲート絶縁１１１
５とエピタキシャル層２とからなるＭＯ３構造によって
、エピタキシャル層２のデー１絶縁膜５例の表面から、
半導体基板ｌ側に広がる空乏層による静電容置Ｃ４゜と
による、前述した（１１式に対応する静電容量が形成さ
れる。しかし、エピタキシャル層２の表面に、第４の導
電性層３１が形成され、エピタキシャル層２と第４の導
電性１１３１との接合がショットキー接合であるため、
このショットキー接合からエピタキシャル層２内に、半
導体基板ｌ側に縦方向に広がる第３の空乏層が形成され
るとともに、ゲート電極６の下まで横方向に広がる第４
の空乏層が形成されている。そして、第３の空乏層は、
ゲート電極６とドレイン電極ｌＯとの間の静電容量を形
成せず、また、第４の空乏層は、ゲート電極６とドレイ
ン電極ｌＯとの間の容量を形成するが、ゲート電極６と
ドレイン電極ｌＯを結ぶ方向にみて、前述した第２の空
乏層に比し大きな厚さを有する。従って、前述した（＋
）弐に対応している容置が、第３図で前述した一般的な
縦形二重拡散ＭＯＳＦＥＴの場合に比し格段に小さな値
を有する。
Ｏ５ＦＥＴの場合、ソース電極８とドレインｌＯとの間
を、電源と負萄を通じて接続している状態で、ゲート電
極６とソース電極８との間に、制御電圧を、ゲート電極
６側を負とする極性で印加した場合、ソース電極８とド
レインｌＯ間に、第３図に前述した一般的な縦形二重拡
散ＭＯＳＦＥＴの場合と同様に、ゲート絶縁膜５による
静電容置Ｃ，，、と、ゲート電極６とゲート絶縁１１１
５とエピタキシャル層２とからなるＭＯ３構造によって
、エピタキシャル層２のデー１絶縁膜５例の表面から、
半導体基板ｌ側に広がる空乏層による静電容置Ｃ４゜と
による、前述した（１１式に対応する静電容量が形成さ
れる。しかし、エピタキシャル層２の表面に、第４の導
電性層３１が形成され、エピタキシャル層２と第４の導
電性１１３１との接合がショットキー接合であるため、
このショットキー接合からエピタキシャル層２内に、半
導体基板ｌ側に縦方向に広がる第３の空乏層が形成され
るとともに、ゲート電極６の下まで横方向に広がる第４
の空乏層が形成されている。そして、第３の空乏層は、
ゲート電極６とドレイン電極ｌＯとの間の静電容量を形
成せず、また、第４の空乏層は、ゲート電極６とドレイ
ン電極ｌＯとの間の容量を形成するが、ゲート電極６と
ドレイン電極ｌＯを結ぶ方向にみて、前述した第２の空
乏層に比し大きな厚さを有する。従って、前述した（＋
）弐に対応している容置が、第３図で前述した一般的な
縦形二重拡散ＭＯＳＦＥＴの場合に比し格段に小さな値
を有する。
従って、本発明による縦形二重拡散ＭＯＳＦＥＴの場合
は、第３図に示す一般的な縦形二重拡散ＭＯ５ＦＥＴの
場合に比して格段にスイッチング速度が高速で、小さな
ｔＳ失しか伴わないという利点を有する。
は、第３図に示す一般的な縦形二重拡散ＭＯ５ＦＥＴの
場合に比して格段にスイッチング速度が高速で、小さな
ｔＳ失しか伴わないという利点を有する。
第１図は本発明によるｎチャネル形縦形二重拡１１１Ｍ
０５ＦＥ’ｌ”の実施例を示す断面図、第２図は本発明
によるｎ形チャネル形縦形二重拡１１１Ｍ０３ＦＥＴの
ゲート・ドレインＴｉ撓間容置の説明をする図、第３図
は一般的なｎチャネル形継形二重拡散ＭＯＳＦＥＴの断
面図、第４図は一般的なｎチャネル形継形二重拡散ＭＯ
ＳＦＥＴのゲート・ドレイン電極間容量の説明をする図
である。 ｌ・・・ｎ°形半導体基板 ２・・・ｎ形エピタキシャル層 ３・・・ｐ形チャネル形成領域 ４・・・ｎ゛形ソース間域 ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・層間絶ｕＨ ８・・・ソース電極 ９・・ ドレイン領域 ｌＯ・・ ・ドレイン電極 ２１・・ 第１の空乏層 ２２・・・第２の空乏層 ２３・・・第３の空乏層 ２４・・・第４の空乏層 ３１・・・第４の導電性層 ３３・・・ウィンドウの側壁の眉間絶縁膜２−−−ｎ
プ１１５エヒニ、゛タキラ・・−・ノし１ノー１１０−
・−ドレイン（虹５−一 ８−−−ソー人襞極 ３３−−−ライ〉ドウライ［＋ｌ！ｊａ）１藺糾曙ｌ第 ３ 図 第４ 図
０５ＦＥ’ｌ”の実施例を示す断面図、第２図は本発明
によるｎ形チャネル形縦形二重拡１１１Ｍ０３ＦＥＴの
ゲート・ドレインＴｉ撓間容置の説明をする図、第３図
は一般的なｎチャネル形継形二重拡散ＭＯＳＦＥＴの断
面図、第４図は一般的なｎチャネル形継形二重拡散ＭＯ
ＳＦＥＴのゲート・ドレイン電極間容量の説明をする図
である。 ｌ・・・ｎ°形半導体基板 ２・・・ｎ形エピタキシャル層 ３・・・ｐ形チャネル形成領域 ４・・・ｎ゛形ソース間域 ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・層間絶ｕＨ ８・・・ソース電極 ９・・ ドレイン領域 ｌＯ・・ ・ドレイン電極 ２１・・ 第１の空乏層 ２２・・・第２の空乏層 ２３・・・第３の空乏層 ２４・・・第４の空乏層 ３１・・・第４の導電性層 ３３・・・ウィンドウの側壁の眉間絶縁膜２−−−ｎ
プ１１５エヒニ、゛タキラ・・−・ノし１ノー１１０−
・−ドレイン（虹５−一 ８−−−ソー人襞極 ３３−−−ライ〉ドウライ［＋ｌ！ｊａ）１藺糾曙ｌ第 ３ 図 第４ 図
Claims (1)
- 第１の導電形（例えばｎ形）を有する第１のドレイン領
域としての半導体基板上に、第１の導電形でかつ前記半
導体基板よりも高い比抵抗を有する第２のドレイン領域
としての第１の半導体層が形成され、前記第１の半導体
層表面にゲート絶縁膜としての絶縁膜を介したゲート電
極としての第１の導電性層が形成され、前記第１の半導
体層中に、第１の導電形とは逆の第２の導電形（例えば
第１の導電形がｎ形ならばｐ形）を有するチャネル形成
領域ならびに第１の導電形を有するソース領域が形成さ
れ、前記第１の半導体層表面において、前記チャネル形
成領域ならびにソース領域に接するソース電極としての
第２の導電性層が形成され、前記半導体基板の第１の半
導体層と接する表面とは反対側の表面にドレイン電極と
しての第３の導電性層とが形成されてなる縦形二重拡散
ＭＯＳＦＥＴにおいて、前記第１の半導体層表面に前記
チャネル形成領域と接することなく第４の導電性層が、
第１の半導体層とショットキー接合を形成するように形
成されていることを特徴とする縦形二重拡散ＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023867A JPH03228376A (ja) | 1990-02-02 | 1990-02-02 | 縦形二重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023867A JPH03228376A (ja) | 1990-02-02 | 1990-02-02 | 縦形二重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228376A true JPH03228376A (ja) | 1991-10-09 |
Family
ID=12122395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023867A Pending JPH03228376A (ja) | 1990-02-02 | 1990-02-02 | 縦形二重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP2013179344A (ja) * | 2003-01-21 | 2013-09-09 | Northwest Univ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
| US8684173B2 (en) | 2009-04-02 | 2014-04-01 | Senju Pharmaceutical Co., Ltd. | Before-use mixing container |
-
1990
- 1990-02-02 JP JP2023867A patent/JPH03228376A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP2013179344A (ja) * | 2003-01-21 | 2013-09-09 | Northwest Univ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
| US8684173B2 (en) | 2009-04-02 | 2014-04-01 | Senju Pharmaceutical Co., Ltd. | Before-use mixing container |
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