JPH04208713A - エミッタ・カップルド・ロジック回路 - Google Patents
エミッタ・カップルド・ロジック回路Info
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- JPH04208713A JPH04208713A JP2400140A JP40014090A JPH04208713A JP H04208713 A JPH04208713 A JP H04208713A JP 2400140 A JP2400140 A JP 2400140A JP 40014090 A JP40014090 A JP 40014090A JP H04208713 A JPH04208713 A JP H04208713A
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- Japan
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- bipolar transistor
- transistor
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- channel mos
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- 239000003990 capacitor Substances 0.000 claims description 4
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 241000219094 Vitaceae Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 235000021021 grapes Nutrition 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明は、エミッタ・カップルド
・ロジック回路に関し、特に、高速で動作させるための
回路構成に関する。 ［０００２］ 【従来の技術】従来のエミッタ・カップルド・ロジック
回路（以後ＥＣＬ回路と記す）の−例の回路図を図３に
示す。
・ロジック回路に関し、特に、高速で動作させるための
回路構成に関する。 ［０００２］ 【従来の技術】従来のエミッタ・カップルド・ロジック
回路（以後ＥＣＬ回路と記す）の−例の回路図を図３に
示す。
【０００３】ＮＰＮトランジスタＱｔ及びＯ２は差動回
路を構成する。ＮＰＮトランジスタＱ３は、ベースに定
電位Ｖｍが印加されて差動回路に定電流を流す。 ［０００４］前述の差動回路においては、ＮＰＮトラン
ジスタＱ、のベースが入力端子１であって、ここに入力
信号が入力される。一方、ＮＰＮトランジスタＱ２のベ
ースには基準電位■欧が与えられており、この基準電位
Ｖｌ と入力信号の電位Ｖ＋ とが比較されて、高い電
位が印加されている側のトランジスタが導通する。 ［０００５］なお、容量ＣＩ及びＯ２は、それぞれ出力
端子２及び３の負荷としての容量を表す。 ［０００６］
路を構成する。ＮＰＮトランジスタＱ３は、ベースに定
電位Ｖｍが印加されて差動回路に定電流を流す。 ［０００４］前述の差動回路においては、ＮＰＮトラン
ジスタＱ、のベースが入力端子１であって、ここに入力
信号が入力される。一方、ＮＰＮトランジスタＱ２のベ
ースには基準電位■欧が与えられており、この基準電位
Ｖｌ と入力信号の電位Ｖ＋ とが比較されて、高い電
位が印加されている側のトランジスタが導通する。 ［０００５］なお、容量ＣＩ及びＯ２は、それぞれ出力
端子２及び３の負荷としての容量を表す。 ［０００６］
【発明が解決しようとする課題】上に述べた従来のＥＣ
２回路では、以下の理由により、回路の動作が遅いとい
う欠点がある。 ［０００７］以下にその理由を説明する。 ［０００８１図３において、入力端子（ＮＰＮトランジ
スタＱ、のベース）１に入力される入力信号が低い電位
（以下“Ｌｌｌと記す）から高い電位（以下１１８１１
と記す）に立ち上ると、出力端子２に接続された負荷容
量Ｃ１に蓄積されていた電荷が抵抗Ｒ１を通して放電さ
れ、出力端子２の出力信号が°“Ｈｌｌから“Ｌ゛°に
なる。 ［０００９］上記の回路動作において、出力信号が°“
Ｈ”からＬ゛に立ち下る時の動作時間は、負荷容量ＣＩ
の大きさと抵抗Ｒ＋ の大きさによって決り、負荷容
量Ｃ＋ が大きいと動作時間が遅くなる。一方、抵抗Ｒ
を小さくすれば動作時間が速くなる。 ［００１０１ここで負荷容量Ｃ１についていえば、近年
、半導体集積回路の集積度が高くなり、又、回路の規模
が大きくなってきているので、これにつれてＥＣ２回路
の出力端子２につながる配線長が長くなり、次段のトラ
ンジスタの数も多くなってきている。すなわち、負荷容
量Ｃ１が大きくなり、蓄積される電荷も多くなる傾向に
ある。 ［００１１］一方、抵抗Ｒ＋ についていえば、抵抗Ｒ
１を小さくすると、ＥＣ２回路の消費電流が増大してし
まうので、これを避けるためにはこの抵抗値はある程度
大きな値が必要とされる。 ［００１２］上に述べた状況は、出力端子３における負
荷容量Ｃ２と抵抗Ｒ２についても同様である。 ［００１３］以上をまとめると、従来のＥＣ２回路では
、負荷容量Ｃ１及びＯ２が大きくなるのに対して抵抗Ｒ
１及びＲ２を小さくすることができないので、出力信号
の立ち下りの動作時間が遅くなるという欠点がある。 ［００１４］
２回路では、以下の理由により、回路の動作が遅いとい
う欠点がある。 ［０００７］以下にその理由を説明する。 ［０００８１図３において、入力端子（ＮＰＮトランジ
スタＱ、のベース）１に入力される入力信号が低い電位
（以下“Ｌｌｌと記す）から高い電位（以下１１８１１
と記す）に立ち上ると、出力端子２に接続された負荷容
量Ｃ１に蓄積されていた電荷が抵抗Ｒ１を通して放電さ
れ、出力端子２の出力信号が°“Ｈｌｌから“Ｌ゛°に
なる。 ［０００９］上記の回路動作において、出力信号が°“
Ｈ”からＬ゛に立ち下る時の動作時間は、負荷容量ＣＩ
の大きさと抵抗Ｒ＋ の大きさによって決り、負荷容
量Ｃ＋ が大きいと動作時間が遅くなる。一方、抵抗Ｒ
を小さくすれば動作時間が速くなる。 ［００１０１ここで負荷容量Ｃ１についていえば、近年
、半導体集積回路の集積度が高くなり、又、回路の規模
が大きくなってきているので、これにつれてＥＣ２回路
の出力端子２につながる配線長が長くなり、次段のトラ
ンジスタの数も多くなってきている。すなわち、負荷容
量Ｃ１が大きくなり、蓄積される電荷も多くなる傾向に
ある。 ［００１１］一方、抵抗Ｒ＋ についていえば、抵抗Ｒ
１を小さくすると、ＥＣ２回路の消費電流が増大してし
まうので、これを避けるためにはこの抵抗値はある程度
大きな値が必要とされる。 ［００１２］上に述べた状況は、出力端子３における負
荷容量Ｃ２と抵抗Ｒ２についても同様である。 ［００１３］以上をまとめると、従来のＥＣ２回路では
、負荷容量Ｃ１及びＯ２が大きくなるのに対して抵抗Ｒ
１及びＲ２を小さくすることができないので、出力信号
の立ち下りの動作時間が遅くなるという欠点がある。 ［００１４］
【課題を解決するための手段】本発明のエミッタ・カッ
プルド・ロジック回路は、差動回路を構成する第１のバ
イポーラトランジスタ及び第２のバイポーラトランジス
タと、一端が第１の出力端子に接続され前記第１のバイ
ポーラトランジスタの導通状態に応じて前記第１の出力
端子を駆動する第１の出力駆動回路と、一端が第２の出
力端子に接続され前記第２のバイポーラトランジスタの
導通状態に応じて前記第２゛の出力端子を駆動する第２
の出力駆動回路と、前記差動回路に定電流を供給する定
電流回路とを含むエミッタ・カップルド・ロジック回路
において、前記第１の出力端子には、この出力端子に接
続された負荷容量に蓄積された電荷を放電する第３のバ
イポーラトランジスタのコレクタが接続され、前記第２
の出力端子には、この出力端子に接続された負荷容量に
蓄積された電荷を放電する第４のバイポーラトランジス
タのコレクタが接続され、前記第１のパイボーラトラン
ジスタのベースには前記第３のバイポーラトランジスタ
の導通状態を制御する第１のＰチャンネルＭＯＳトラン
ジスタのソースが接続され、前記第２のバイポーラトラ
ンジスタのベースには前記第４のバイポーラトランジス
タの導通状態を制御する第２のＰチャンネルＭＯＳトラ
ンジスタのソースが接続され、前記第１のＰチャンネル
ＭＯＳトランジスタは、ゲートが前記第１のバイポーラ
トランジスタのエミッタに接続され、トレインが前記第
３のバイポーラトランジスタのベースに接続され、前記
第２のＰチャンネルＭＯＳトランジスタは、ゲートが前
記第２のバイポーラトランジスタのエミッタに接続され
、ドレインが前記第４のバイポーラトランジスタのベー
スに接続されていることを特徴とする。 ［００１５］
プルド・ロジック回路は、差動回路を構成する第１のバ
イポーラトランジスタ及び第２のバイポーラトランジス
タと、一端が第１の出力端子に接続され前記第１のバイ
ポーラトランジスタの導通状態に応じて前記第１の出力
端子を駆動する第１の出力駆動回路と、一端が第２の出
力端子に接続され前記第２のバイポーラトランジスタの
導通状態に応じて前記第２゛の出力端子を駆動する第２
の出力駆動回路と、前記差動回路に定電流を供給する定
電流回路とを含むエミッタ・カップルド・ロジック回路
において、前記第１の出力端子には、この出力端子に接
続された負荷容量に蓄積された電荷を放電する第３のバ
イポーラトランジスタのコレクタが接続され、前記第２
の出力端子には、この出力端子に接続された負荷容量に
蓄積された電荷を放電する第４のバイポーラトランジス
タのコレクタが接続され、前記第１のパイボーラトラン
ジスタのベースには前記第３のバイポーラトランジスタ
の導通状態を制御する第１のＰチャンネルＭＯＳトラン
ジスタのソースが接続され、前記第２のバイポーラトラ
ンジスタのベースには前記第４のバイポーラトランジス
タの導通状態を制御する第２のＰチャンネルＭＯＳトラ
ンジスタのソースが接続され、前記第１のＰチャンネル
ＭＯＳトランジスタは、ゲートが前記第１のバイポーラ
トランジスタのエミッタに接続され、トレインが前記第
３のバイポーラトランジスタのベースに接続され、前記
第２のＰチャンネルＭＯＳトランジスタは、ゲートが前
記第２のバイポーラトランジスタのエミッタに接続され
、ドレインが前記第４のバイポーラトランジスタのベー
スに接続されていることを特徴とする。 ［００１５］
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。 ［００１６１図１は、本発明の一実施例の回路構成を示
す回路図である。本実施例が図３に示した従来のＥＣＬ
回路と異なるのは、従来のＥＣＬ回路における抵抗Ｒ＋
及びＲ２に替えて、新たにＮＰＮ トランジスタＱ６及
びＰチャンネルＭＯＳトランジスタＴ、からなる回路と
、ＮＰＮトランジスタＱ７及びＰチャンネルＭＯＳトラ
ンジスタＴ２からなる回路とを設けたことである。 ［００１７］先ず図１において、ＮＰＮ トランジスタ
Ｑ１、Ｑ２及びＱ３並びに抵抗Ｒ３、Ｒ４及びＲ５は差
動回路を構成する。 ［００１８］一方、ＮＰＮトランジスタＱ４及びＱ６並
びにＰチャンネルＭＯＳトランジスタＴ１は出力端子１
に出力信号０１ を出力するための出力回路を構成する
。 ［００１９］この出力回路において、ＮＰＮトランジス
タＱ４ は、エミッタが出力端子２に接続されてエミッ
タフォロワ回路を構成し、ベースがＮＰＮトランジスタ
Ｑ１のコレクタに接続されている。このＮＰＮトランジ
スタＱ４ は、出力端子２に接続された負荷容量Ｃ
を参照して説明する。 ［００１６１図１は、本発明の一実施例の回路構成を示
す回路図である。本実施例が図３に示した従来のＥＣＬ
回路と異なるのは、従来のＥＣＬ回路における抵抗Ｒ＋
及びＲ２に替えて、新たにＮＰＮ トランジスタＱ６及
びＰチャンネルＭＯＳトランジスタＴ、からなる回路と
、ＮＰＮトランジスタＱ７及びＰチャンネルＭＯＳトラ
ンジスタＴ２からなる回路とを設けたことである。 ［００１７］先ず図１において、ＮＰＮ トランジスタ
Ｑ１、Ｑ２及びＱ３並びに抵抗Ｒ３、Ｒ４及びＲ５は差
動回路を構成する。 ［００１８］一方、ＮＰＮトランジスタＱ４及びＱ６並
びにＰチャンネルＭＯＳトランジスタＴ１は出力端子１
に出力信号０１ を出力するための出力回路を構成する
。 ［００１９］この出力回路において、ＮＰＮトランジス
タＱ４ は、エミッタが出力端子２に接続されてエミッ
タフォロワ回路を構成し、ベースがＮＰＮトランジスタ
Ｑ１のコレクタに接続されている。このＮＰＮトランジ
スタＱ４ は、出力端子２に接続された負荷容量Ｃ
【を
充電する。 ［００２０］ ＮＰＮトランジスタＱ６は、コレクタが
出力端子２に、エミッタが電源端子４に接続されて電源
電圧Ｖｌ！Ｉ！を与えられ、ベースがＰチャンネルＭＯ
ＳトランジスタＴ１のドレインに接続されている。この
ＮＰＮトランジスタＱ６は、ＰチャンネルＭＯＳトラン
ジスタＴｌによって導通状態を制御され、負荷容量Ｃ１
に蓄積された電荷を放電する。 ［００２１］ＰチャンネルＭＯＳトランジスタＴ１ は
、ソースがＮＰＮトランジスタＱ、のベースに接続され
、ゲートがＮＰＮトランジスタＱ１のエミッタに接続さ
れている。 ［００２２］出力端子３に対しても、ＮＰＮトランジス
タＱ５及びＱ７並びにＰチャンネルＭＯＳトランジスタ
Ｔ２ によって、上に述べた出力回路と同様の出力回路
が設けられている。 ［００２３１以下に、上述のような回路構成を持つ本実
施例の回路動作について説明する。 ［００２４］図１において、入力端子１に入力される入
力信号の電位がＬ゛からＨ＋＋に変化すると、ＮＰＮト
ランジスタＱ１ がオフ状態からオン状態に変化すると
ともに、ＰチャンネルＭＯＳトランジスタＴ１ もオフ
状態からオン状態に変化する。 ［００２５］ この時、ＰチャンネルＭＯＳトランジス
タＴ１がオンすることによって、同時にＮＰＮトランジ
スタＱ６がオフ状態からオン状態に変化する。 ［００２６］このようにＮＰＮトランジスタＱ６がオン
することによって、負荷容量Ｃ１に蓄積された電荷が急
速に放電され、出力端子２の出力信号０１ の電位がＨ
１＋から“Ｌ゛に急速に変化する。 ［００２７］なお、入力端子１の入力信号の電位がＨ“
から“Ｌ”に変化する時は、ＮＰＮ トランジスタＱ１
及びＰチャンネルＭＯ３）ランジスタＴ】がオフし、
ＮＰＮ トランジスタＱ６がオフするとともに、方、Ｎ
ＰＮトランジスタＱ４がオンするので、負荷容量Ｃ１は
従来どおり急速に充電され、出力端子２の電位は１１
Ｌ ｌ！からＨ“に変化する。 ［００２８１図２に、本実施例と図３に示した従来のＥ
ＣＬ回路における動作波形を示す。 ［００２９］図２において、実線は本実施例の出力信号
波形を示し、破線は従来のＥＣＬ回路の出力信号波形を
示す。 ［００３０１図２から、本実施例の方が従来のＥＣＬ回
路よりも、出力信号の立ち下り時および立ち上り時とも
速く動作し、特に立ち下り時における効果が著しいこと
が分る。 ［００３１１ 【発明の効果］以上説明したように、本発明は、ＥＣＬ
回路の出力端子と一方の電源端子との間に、負荷容量に
蓄積された電荷を放電させるためのトランジスタと、こ
のトランジスタの導通状態を、差動対トランジスタの導
通状態に応じて制御するＰチャンネルＭＯＳトランジス
タとを設けることにより、負荷容量に蓄積された電荷を
従来のＥＣＬ回路よりも速く放電することができ、出力
端子の電位を急速に立ち下げることができるので、回路
の消費電流を増加させることなく、回路動作を高速化す
ることができるという効果を有する。
充電する。 ［００２０］ ＮＰＮトランジスタＱ６は、コレクタが
出力端子２に、エミッタが電源端子４に接続されて電源
電圧Ｖｌ！Ｉ！を与えられ、ベースがＰチャンネルＭＯ
ＳトランジスタＴ１のドレインに接続されている。この
ＮＰＮトランジスタＱ６は、ＰチャンネルＭＯＳトラン
ジスタＴｌによって導通状態を制御され、負荷容量Ｃ１
に蓄積された電荷を放電する。 ［００２１］ＰチャンネルＭＯＳトランジスタＴ１ は
、ソースがＮＰＮトランジスタＱ、のベースに接続され
、ゲートがＮＰＮトランジスタＱ１のエミッタに接続さ
れている。 ［００２２］出力端子３に対しても、ＮＰＮトランジス
タＱ５及びＱ７並びにＰチャンネルＭＯＳトランジスタ
Ｔ２ によって、上に述べた出力回路と同様の出力回路
が設けられている。 ［００２３１以下に、上述のような回路構成を持つ本実
施例の回路動作について説明する。 ［００２４］図１において、入力端子１に入力される入
力信号の電位がＬ゛からＨ＋＋に変化すると、ＮＰＮト
ランジスタＱ１ がオフ状態からオン状態に変化すると
ともに、ＰチャンネルＭＯＳトランジスタＴ１ もオフ
状態からオン状態に変化する。 ［００２５］ この時、ＰチャンネルＭＯＳトランジス
タＴ１がオンすることによって、同時にＮＰＮトランジ
スタＱ６がオフ状態からオン状態に変化する。 ［００２６］このようにＮＰＮトランジスタＱ６がオン
することによって、負荷容量Ｃ１に蓄積された電荷が急
速に放電され、出力端子２の出力信号０１ の電位がＨ
１＋から“Ｌ゛に急速に変化する。 ［００２７］なお、入力端子１の入力信号の電位がＨ“
から“Ｌ”に変化する時は、ＮＰＮ トランジスタＱ１
及びＰチャンネルＭＯ３）ランジスタＴ】がオフし、
ＮＰＮ トランジスタＱ６がオフするとともに、方、Ｎ
ＰＮトランジスタＱ４がオンするので、負荷容量Ｃ１は
従来どおり急速に充電され、出力端子２の電位は１１
Ｌ ｌ！からＨ“に変化する。 ［００２８１図２に、本実施例と図３に示した従来のＥ
ＣＬ回路における動作波形を示す。 ［００２９］図２において、実線は本実施例の出力信号
波形を示し、破線は従来のＥＣＬ回路の出力信号波形を
示す。 ［００３０１図２から、本実施例の方が従来のＥＣＬ回
路よりも、出力信号の立ち下り時および立ち上り時とも
速く動作し、特に立ち下り時における効果が著しいこと
が分る。 ［００３１１ 【発明の効果］以上説明したように、本発明は、ＥＣＬ
回路の出力端子と一方の電源端子との間に、負荷容量に
蓄積された電荷を放電させるためのトランジスタと、こ
のトランジスタの導通状態を、差動対トランジスタの導
通状態に応じて制御するＰチャンネルＭＯＳトランジス
タとを設けることにより、負荷容量に蓄積された電荷を
従来のＥＣＬ回路よりも速く放電することができ、出力
端子の電位を急速に立ち下げることができるので、回路
の消費電流を増加させることなく、回路動作を高速化す
ることができるという効果を有する。
【図１】本発明の実施例の回路構成を示す回路図である
。
。
【図２】本発明の実施例および従来のＥＣＬ回路の動作
波形を示す図である。
波形を示す図である。
【図３】従来のＥＣＬ回路の回路構成を示す回路図であ
る。 出力端子 電源端子
る。 出力端子 電源端子
【図１】
出
【図２】
時葡
【図３】
工
Claims (1)
- 【請求項１】差動回路を構成する第１のバイポーラトラ
ンジスタ及び第２のバイポーラトランジスタと、一端が
第１の出力端子に接続され前記第１のバイポーラトラン
ジスタの導通状態に応じて前記第１の出力端子を駆動す
る第１の出力駆動回路と、一端が第２の出力端子に接続
され前記第２のバイポーラトランジスタの導通状態に応
じて前記第２の出力端子を駆動する第２の出力駆動回路
と、前記差動回路に定電流を供給する定電流回路とを含
むエミッタ・カップルド・ロジック回路において、前記
第１の出力端子には、この出力端子に接続された負荷容
量に蓄積された電荷を放電する第３のバイポーラトラン
ジスタのコレクタが接続され、前記第２の出力端子には
、この出力端子に接続された負荷容量に蓄積された電荷
を放電する第４のバイポーラトランジスタのコレクタが
接続され、前記第１のバイポーラトランジスタのベース
には前記第３のバイポーラトランジスタの導通状態を制
御する第１のＰチャンネルＭＯＳトランジスタのソース
が接続され、前記第２のバイポーラトランジスタのベー
スには前記第４のバイポーラトランジスタの導通状態を
制御する第２のＰチャンネルＭＯＳトランジスタのソー
スが接続され、前記第１のＰチャンネルＭＯＳトランジ
スタは、ゲートが前記第１のバイポーラトランジスタの
エミッタに接続され、ドレインが前記第３のバイポーラ
トランジスタのベースに接続され、前記第２のＰチャン
ネルＭＯＳトランジスタは、ゲートが前記第２のバイポ
ーラトランジスタのエミッタに接続され、ドレインが前
記第４のバイポーラトランジスタのベースに接続されて
いることを特徴とするエミッタ・カップルド・ロジック
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400140A JPH04208713A (ja) | 1990-12-03 | 1990-12-03 | エミッタ・カップルド・ロジック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400140A JPH04208713A (ja) | 1990-12-03 | 1990-12-03 | エミッタ・カップルド・ロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208713A true JPH04208713A (ja) | 1992-07-30 |
Family
ID=18510055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400140A Pending JPH04208713A (ja) | 1990-12-03 | 1990-12-03 | エミッタ・カップルド・ロジック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208713A (ja) |
-
1990
- 1990-12-03 JP JP2400140A patent/JPH04208713A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |