JPH04209033A - 制御記憶方式 - Google Patents
制御記憶方式Info
- Publication number
- JPH04209033A JPH04209033A JP2400272A JP40027290A JPH04209033A JP H04209033 A JPH04209033 A JP H04209033A JP 2400272 A JP2400272 A JP 2400272A JP 40027290 A JP40027290 A JP 40027290A JP H04209033 A JPH04209033 A JP H04209033A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- contents
- address
- valid
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000002269 spontaneous effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は制御記憶方式に関するも
のである。 ［０００２］
のである。 ［０００２］
【従来の技術】従来から汎用コンピュータなどの制御装
置において、系統的な設計が行え汎用性を持たせること
ができ、経済的にもトランジスターなどによる結線論理
（Ｗｉｒｅｄ−Ｌｏｇｉ ｃ）方式に比べて有利である
ことなどから、記憶論理（Ｓｔｏｒｅｄ−Ｌｏｇｉｃ）
方式によるマイクロプログラム方式が用いられている。 ［０００３］ところで、記憶論理を構成するために以前
は非破壊型の読み出し専用メモリ（ＲＯＭ；Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒいにマイクロプログラムを格納し
ていたが、現在では読み書き自由なメモリ（ＲＡＩｉｌ
；Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ ｍｏｒいが、こ
れにかわっている。 ［０００４］ ＲＡＭは電源を切ると内容が失われるの
で、実際に使用するときはシステム立ち上げ時にその内
容をロードする必要がある。そして、システムを制御す
るのに必要な量のマイクロプログラムをはじめにロード
しておけばＲＡＭの故障、あるいは宇宙からの放射線に
よる内容の破壊さえ起きなければ内容はそのまま保たれ
ると考えられていた。 ［０００５］Ｌかし、ＲＡＭのなかのセルの自然放電に
よりその内容が失われることがわかり、このことに対す
る対策を考える必要があった。ところが、従来の方式で
はこのことに関する対策が行われておらず、−度内容を
書き込んだら再書き込みを行わないものが多かった。 ［０００６］
置において、系統的な設計が行え汎用性を持たせること
ができ、経済的にもトランジスターなどによる結線論理
（Ｗｉｒｅｄ−Ｌｏｇｉ ｃ）方式に比べて有利である
ことなどから、記憶論理（Ｓｔｏｒｅｄ−Ｌｏｇｉｃ）
方式によるマイクロプログラム方式が用いられている。 ［０００３］ところで、記憶論理を構成するために以前
は非破壊型の読み出し専用メモリ（ＲＯＭ；Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒいにマイクロプログラムを格納し
ていたが、現在では読み書き自由なメモリ（ＲＡＩｉｌ
；Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ ｍｏｒいが、こ
れにかわっている。 ［０００４］ ＲＡＭは電源を切ると内容が失われるの
で、実際に使用するときはシステム立ち上げ時にその内
容をロードする必要がある。そして、システムを制御す
るのに必要な量のマイクロプログラムをはじめにロード
しておけばＲＡＭの故障、あるいは宇宙からの放射線に
よる内容の破壊さえ起きなければ内容はそのまま保たれ
ると考えられていた。 ［０００５］Ｌかし、ＲＡＭのなかのセルの自然放電に
よりその内容が失われることがわかり、このことに対す
る対策を考える必要があった。ところが、従来の方式で
はこのことに関する対策が行われておらず、−度内容を
書き込んだら再書き込みを行わないものが多かった。 ［０００６］
【発明が解決しようとする課題】上述した従来の制御記
憶方式では、−度書き込んだら再書き込みを全く行わな
いため、もしＲＡＭの自然放電による内容の消滅が起こ
ったときに、訂正可能な誤りが生じそれを訂正する回路
を持っている場合は問題とならないが、そうでない場合
は制御記憶の誤りのためにシステムの誤動作が生じて大
問題となる。 ［０００７］コンピユータの長時間連続運転が普通にな
った現在では、ＲＡＭの自然放電による内容の消滅の可
能性は大いに有り得る事で、このことが内容の書換えを
行わない制御記憶方式の欠点となっている。 ［０００８］
憶方式では、−度書き込んだら再書き込みを全く行わな
いため、もしＲＡＭの自然放電による内容の消滅が起こ
ったときに、訂正可能な誤りが生じそれを訂正する回路
を持っている場合は問題とならないが、そうでない場合
は制御記憶の誤りのためにシステムの誤動作が生じて大
問題となる。 ［０００７］コンピユータの長時間連続運転が普通にな
った現在では、ＲＡＭの自然放電による内容の消滅の可
能性は大いに有り得る事で、このことが内容の書換えを
行わない制御記憶方式の欠点となっている。 ［０００８］
【課題を解決するための手段】本発明の制御記憶方式は
、マイクロ命令が有効であるときの制御記憶の読み出し
アドレスを生成するアドレス供給回路と、マイクロ命令
が有効でないときの制御記憶の再書き込みのポインタを
保持する再書き込みポインタレジスタと、マイクロ命令
が有効であることを示すマイクロ命令有効信号が真のと
き前記アドレス供給回路で与えられるアドレスを出力し
、偽の時前記再書き込みポインタレジスタで与えられる
アドレスを出力する選択回路と、前記選択回路で示され
るアドレスにより制御記憶から読み出された内容を格納
する読み出しデータレジスタとを有し、前記読み出しデ
ータレジスタの内容を前記再書き込みポインタレジスタ
が示す制御記憶のアドレスに格納することを特徴とする
。 ［０００９］
、マイクロ命令が有効であるときの制御記憶の読み出し
アドレスを生成するアドレス供給回路と、マイクロ命令
が有効でないときの制御記憶の再書き込みのポインタを
保持する再書き込みポインタレジスタと、マイクロ命令
が有効であることを示すマイクロ命令有効信号が真のと
き前記アドレス供給回路で与えられるアドレスを出力し
、偽の時前記再書き込みポインタレジスタで与えられる
アドレスを出力する選択回路と、前記選択回路で示され
るアドレスにより制御記憶から読み出された内容を格納
する読み出しデータレジスタとを有し、前記読み出しデ
ータレジスタの内容を前記再書き込みポインタレジスタ
が示す制御記憶のアドレスに格納することを特徴とする
。 ［０００９］
【実施例】次に、本発明の実施例について図面に基づい
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示すブロック図
である。 ［００１１］図１において、本実施例は、読み書き可能
な記憶手段で構成される制御記憶０．マイクロ命令が有
効であるときの制御記憶Ｏの読み出しアドレスを生成す
るアドレス供給回路１．マイクロ命令が有効でないとき
の制御記憶０の再書き込みポインタを保持する再書き込
みポインタレジスタ２．マイクロ命令有効信号３が真の
ときアドレス供給回路１で与えられるアドレスを出力し
、マイクロ命令有効信号３が偽の時再書き込みポインタ
レジスタ２で与えられるアドレスを出力する選択回路４
、選択回路４で示されるアドレスにより制御記憶Ｏから
読み出された内容を格納する読み出しデータレジスタ５
、ＡＮＤ回路７およびカウントアツプ回路８から構成さ
れる。 ［００１２１図１に示すデータ処理装置９は、制御記憶
０に格納されたマイクロ命令を、アドレス供給回路１で
与えられるアドレスにしたがって、逐次読み出してデー
タ処理装置９の各部へ送出する。そしてソフトウェア命
令のフェッチ、命令のデコード、オペランドアドレスの
変換、オペランドフェッチ、演算実行、結果格納という
処理過程を、ソフトウェア命令に対応した先頭アドレス
を持つマイクロ命令で構成されたマイクロプログラムに
より制御信号を発生させることにより実現している。 ［００１３］ところで、上述のようなマイクロプローグ
ラムによる処理は、何等かの要因により次に実行すべき
マイクロ命令が実行できない場合がある。たとえば、レ
ジスタとメモリ中のオペランドの演算を行いたいとき、
メモリからのデータがまだ用意できていないと、マイク
ロ命令はオペランドが読み出されるまで待たねばならな
い。マイクロ命令が有効でないこの状態ではマイクロ命
令が制御記憶０にアクセスすることはないので、始めの
マイクロ命令のアドレスとそのデータさえもとに戻して
おけば、条件がそろって（たとえば、メモリからオペラ
ンドを読み出すことが出来たとき）再びマイクロ命令が
実行することができる。 ［００１４］自然放電による制御記憶０の内容の消滅を
防ぐため、このマイクロ命令が有効でないときに制御記
憶Ｏのデータを再書き込みしようというのが本発明の趣
旨である。 ［００１５１以下にマイクロ命令が有効でない期間を利
用した制御記憶の再書き込みの方法を述べる。 （００１６］ （第Ｏのクロックサイクル：初期状態
）・・マイクロ命令が有効であるとき・マイクロ命令が
有効であることを示すマイクロ命令有効信号３は真であ
る。 ［００１７］ ・再書き込みポインタレジスタ２の内
容はある特定の値（たとえばＯクリア）されている。 ［００１８］ ・読み出しデータレジスタ５には再書
き込みポインタ２の示すアドレスの内容が格納されてい
るものとする。 ［００１９］ （第１のクロックサイクル）・・・マ
イクロ命令が有効でない時 ・マイクロ命令が有効であることを示すマイクロ命令有
効信号３は偽である。 ［００２０１・選択回路４の出力は、マイクロ命令有効
信号３が偽から真になることによりマイクロ命令が有効
であるときのアドレス供給回路１の内容から再書き込み
ポインタレジスタ２の内容に変化する。 ［００２１］ ・制御記憶０には再書き込みポインタ
レジスタ２の内容が供給されてその内容が出力されると
同時に読み出しデータレジスタ５に格納されていた内容
が再書き込みされる。 ［００２２］ （第２のクロックサイクル）−再びマ
イクロ命令が有効となる。 ［００２３］ ・マイクロ命令が有効であることを示
すマイクロ命令有効信号３は真である。 ［００２４］ ・選択回路４はマイクロ命令が有効で
ある時のアドレスを出力する。 ［００２５］ ・制御記憶Ｏは選択回路４の示すアド
レスの内容を出力する。 ［００２６］ ・読み出しデータレジスタ５は制御記
憶０の出力をセットする。 ［００２７］ ・再書き込みポインタレジスタ２の内
容はカウントアツプされる。 ［００２８］上述の動作をマイクロ命令が有効でない期
間に繰り返すことにより、制御記憶Ｏの全てのアドレス
の内容が再書き込みされるため、自然放電による内容の
消滅を防いでいる。 ［００２９］以上の再書き込み動作はマイクロ命令が有
効でない期間に行われるが、マイクロ命令が有効である
状態に変わると、再書き込みポインタはホールドされる
。これで再びマイクロ命令が有効でなくなったとき最後
に書き込んだ次のアドレスから再書き込みが行える。 ［００３０１ 【発明の効果］本発明はマイクロ命令が有効でない期間
に制御記憶の再書き込みを行うことにより、ＲＡＭの自
然放電による内容の消滅を防ぎ、−度書き込んだらそれ
きりで再書き込みを全く行わない従来の方式の欠陥を取
り除くことができる。
である。 ［００１１］図１において、本実施例は、読み書き可能
な記憶手段で構成される制御記憶０．マイクロ命令が有
効であるときの制御記憶Ｏの読み出しアドレスを生成す
るアドレス供給回路１．マイクロ命令が有効でないとき
の制御記憶０の再書き込みポインタを保持する再書き込
みポインタレジスタ２．マイクロ命令有効信号３が真の
ときアドレス供給回路１で与えられるアドレスを出力し
、マイクロ命令有効信号３が偽の時再書き込みポインタ
レジスタ２で与えられるアドレスを出力する選択回路４
、選択回路４で示されるアドレスにより制御記憶Ｏから
読み出された内容を格納する読み出しデータレジスタ５
、ＡＮＤ回路７およびカウントアツプ回路８から構成さ
れる。 ［００１２１図１に示すデータ処理装置９は、制御記憶
０に格納されたマイクロ命令を、アドレス供給回路１で
与えられるアドレスにしたがって、逐次読み出してデー
タ処理装置９の各部へ送出する。そしてソフトウェア命
令のフェッチ、命令のデコード、オペランドアドレスの
変換、オペランドフェッチ、演算実行、結果格納という
処理過程を、ソフトウェア命令に対応した先頭アドレス
を持つマイクロ命令で構成されたマイクロプログラムに
より制御信号を発生させることにより実現している。 ［００１３］ところで、上述のようなマイクロプローグ
ラムによる処理は、何等かの要因により次に実行すべき
マイクロ命令が実行できない場合がある。たとえば、レ
ジスタとメモリ中のオペランドの演算を行いたいとき、
メモリからのデータがまだ用意できていないと、マイク
ロ命令はオペランドが読み出されるまで待たねばならな
い。マイクロ命令が有効でないこの状態ではマイクロ命
令が制御記憶０にアクセスすることはないので、始めの
マイクロ命令のアドレスとそのデータさえもとに戻して
おけば、条件がそろって（たとえば、メモリからオペラ
ンドを読み出すことが出来たとき）再びマイクロ命令が
実行することができる。 ［００１４］自然放電による制御記憶０の内容の消滅を
防ぐため、このマイクロ命令が有効でないときに制御記
憶Ｏのデータを再書き込みしようというのが本発明の趣
旨である。 ［００１５１以下にマイクロ命令が有効でない期間を利
用した制御記憶の再書き込みの方法を述べる。 （００１６］ （第Ｏのクロックサイクル：初期状態
）・・マイクロ命令が有効であるとき・マイクロ命令が
有効であることを示すマイクロ命令有効信号３は真であ
る。 ［００１７］ ・再書き込みポインタレジスタ２の内
容はある特定の値（たとえばＯクリア）されている。 ［００１８］ ・読み出しデータレジスタ５には再書
き込みポインタ２の示すアドレスの内容が格納されてい
るものとする。 ［００１９］ （第１のクロックサイクル）・・・マ
イクロ命令が有効でない時 ・マイクロ命令が有効であることを示すマイクロ命令有
効信号３は偽である。 ［００２０１・選択回路４の出力は、マイクロ命令有効
信号３が偽から真になることによりマイクロ命令が有効
であるときのアドレス供給回路１の内容から再書き込み
ポインタレジスタ２の内容に変化する。 ［００２１］ ・制御記憶０には再書き込みポインタ
レジスタ２の内容が供給されてその内容が出力されると
同時に読み出しデータレジスタ５に格納されていた内容
が再書き込みされる。 ［００２２］ （第２のクロックサイクル）−再びマ
イクロ命令が有効となる。 ［００２３］ ・マイクロ命令が有効であることを示
すマイクロ命令有効信号３は真である。 ［００２４］ ・選択回路４はマイクロ命令が有効で
ある時のアドレスを出力する。 ［００２５］ ・制御記憶Ｏは選択回路４の示すアド
レスの内容を出力する。 ［００２６］ ・読み出しデータレジスタ５は制御記
憶０の出力をセットする。 ［００２７］ ・再書き込みポインタレジスタ２の内
容はカウントアツプされる。 ［００２８］上述の動作をマイクロ命令が有効でない期
間に繰り返すことにより、制御記憶Ｏの全てのアドレス
の内容が再書き込みされるため、自然放電による内容の
消滅を防いでいる。 ［００２９］以上の再書き込み動作はマイクロ命令が有
効でない期間に行われるが、マイクロ命令が有効である
状態に変わると、再書き込みポインタはホールドされる
。これで再びマイクロ命令が有効でなくなったとき最後
に書き込んだ次のアドレスから再書き込みが行える。 ［００３０１ 【発明の効果］本発明はマイクロ命令が有効でない期間
に制御記憶の再書き込みを行うことにより、ＲＡＭの自
然放電による内容の消滅を防ぎ、−度書き込んだらそれ
きりで再書き込みを全く行わない従来の方式の欠陥を取
り除くことができる。
【図１】図１は本発明の一実施例を表すブロック図であ
る。
る。
０ 制御記憶
１ アドレス供給回路
２ 再書き込みポインタレジスタ
３ 有効信号
４ 選択回路
５ 読み出しデータレジスタ
７ ＡＮＤ回路
８ カウントアツプ回路
９ データ処理装置
１０ 制御記憶書き込み信号
【図１】
Claims (1)
- 【請求項１】マイクロ命令が有効であるときの制御記憶
の読み出しアドレスを生成するアドレス供給回路と、マ
イクロ命令が有効でないときの制御記憶の再書き込みの
ポインタを保持する再書き込みポインタレジスタと、マ
イクロ命令が有効であることを示すマイクロ命令有効信
号が真のとき前記アドレス供給回路で与えられるアドレ
スを出力し、偽の時前記再書き込みポインタレジスタで
与えられるアドレスを出力する選択回路と、前記選択回
路で示されるアドレスにより制御記憶から読み出された
内容を格納する読み出しデータレジスタとを有し、前記
読み出しデータレジスタの内容を前記再書き込みポイン
タレジスタが示す制御記憶のアドレスに格納することを
特徴とする制御記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400272A JPH04209033A (ja) | 1990-12-04 | 1990-12-04 | 制御記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400272A JPH04209033A (ja) | 1990-12-04 | 1990-12-04 | 制御記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209033A true JPH04209033A (ja) | 1992-07-30 |
Family
ID=18510184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400272A Pending JPH04209033A (ja) | 1990-12-04 | 1990-12-04 | 制御記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209033A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231797A (ja) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | 電子計算機 |
-
1990
- 1990-12-04 JP JP2400272A patent/JPH04209033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231797A (ja) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | 電子計算機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961112 |