JPH04209529A - Soi基板の製造方法 - Google Patents

Soi基板の製造方法

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JPH04209529A
JPH04209529A JP40041290A JP40041290A JPH04209529A JP H04209529 A JPH04209529 A JP H04209529A JP 40041290 A JP40041290 A JP 40041290A JP 40041290 A JP40041290 A JP 40041290A JP H04209529 A JPH04209529 A JP H04209529A
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JP
Japan
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wafers
wafer
plate
bonded
thickness
Prior art date
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Pending
Application number
JP40041290A
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English (en)
Inventor
Matsuo Takaoka
松雄 高岡
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
[00011
【産業上の利用分野]本発明はSOI基板の製造に関わ
り、特に素子形成層の厚さを均一に形成する貼り合わせ
研磨処理に関わる。 [0002]近年、半導体集積回路技術は多様化の一途
を辿っているが、集積回路(IC)を絶縁基板上の半導
体層に形成するSOI型のICは、素子間の絶縁分離が
容易で高集積が可能なことや、奇生容量の低減による高
速化といった特長を備え、広く利用されている。 [0003]SOI型基板は、熱伝導の良好な支持基板
表面を絶縁材料膜で被覆し、その上に(Si)などの半
導体層を素子形成層として設けたものが多く、支持基板
にもSi単結晶ウェハを用いることが多い。 [0004]最も一般的なStのSOI基板の形成法は
、2枚の単結晶Siウェハを接着し、一方のSiウェハ
を研磨して所定の厚さの素子形成層を得るものである。 ICの高集積化、パターンの微細化に伴って、素子形成
層の厚さは次第に薄くなっており、厚さの均一性に関す
る要求も厳しくなっている。 [0005] 【従来の技術】このような貼り合わせ基板は、2枚のS
i単結晶ウェハを重ね合わせ、酸化性雰囲気中で加熱し
て形成する。加熱により生じた酸化膜(SiO2)がS
iウェハどうじを接着するので、一方のSiウェハの厚
みを研磨により減じて素子形成層とする。研磨は第4図
に示すようにウェハを研磨プレートに接着して実施され
る。 以下該図面を参照しながら、従来の研磨処理の状況を説
明する。 [000612枚のS
【単結晶ウェハを接着して貼り合
わせウェハ(以下、単にウェハと記されたものは貼り合
わせウェハ)を準備する。同図(a)に示す如く、ウェ
ハ1はワックス等の接着剤によって研磨プレート2に貼
付される。研磨プレート(以下、単にプレートと記す)
に貼付されるウェハは複数の場合もあり、1枚の場合も
あるが、複数の場合はプレートの中心に関して可及的対
称に転置される。これは研磨時にプレートの押圧力が各
ウェハに均等にかかるようにするためであるが、素子形
成層の厚さを均一にするための配慮でもある。 [0007]一方研磨台の方の構成は、定盤のような高
精度の平面に研磨布3を敷いたもので、同図(b)に示
す如く、その上にウェハを貼付したプレー1−を貼付面
を下にして載せる。研磨剤を混じた研磨液を注ぎながら
研磨台とプレートを回転させ、ウェハの素子形成層側を
研磨する。 [0008]f記図中にも示されている如く、Si単結
晶ウェハにはOFが設けられているのが通常である。O
Fは単結晶面内の結晶方位を示すためのもので、ウェハ
プロセスに於いては必要であるが、SOI基板形成工程
では特に必要なものではない。 [0009] 【発明が解決しようとする課題】 ウェハをプレートに
固定する手段としてワックスが常用される。数十度に加
熱したプレート面に、高純度に精製されたフロロカーボ
ン系或いはシリコーン系のワックスを薄く塗布し、ウェ
ハを載せて軽く押圧したのち室温程度に冷却すると、ワ
ックスが固化してウェハがプレートに接着される。 [00101この時、ウェハ/プレート間に夾雑物が無
ければ、ワックス膜が薄いほどプレート面とウェハ面が
平行性良く接着されることになるが、ウェハ/プレート
間に気泡が残ったり、ワックス中の粒状不純物が挟まっ
たりした時には、ウェハ面が傾き易くなる。ワックス膜
の厚みが大であれば、夾雑物の影響が吸収されるので平
行に接着される可能性が大となる。 (00111従って、ワックスの厚さを成る程度大にす
ることは止むを得ないのであるが、固化したワックスの
硬度が十分でないため、研磨処理中にウェハに偏った圧
力が加わると僅かな傾きが生じる。通常、この傾きは弾
性変形の範囲内であり、ウェハの接着状態を変化させる
には至らないが、プレートの回転に伴ってウェハの研磨
面とプレート面が短時間でも非平行になり、その間に進
行する研磨の量的な偏りが累積されて、素子形成層の厚
さが不均一となる。この動的な非平行状態はワックスの
厚さが大であるほど生じ易い。 [0012]第3図はOFに垂直な中心線に沿った素子
形成層の厚み分布を示す図であり、図中に破線で示され
たものが、通常のOF付きウェハを研磨した時の厚み分
布である。OFから離れた部分では比較的均一な分布を
示しているのに対し、OFに近い部分では明らかに減少
の傾向が見られる。図には記入されていないが、この傾
向は前記中心線に平行な直線全般に認められる。 [0013]本発明の目的は、ウェハをプレートに接着
する時に、ワックスの厚みを過度に減することなくウェ
ハ面とプレート面の平行性を良好に保ち、同時に研磨進
行中の動的なウェハ傾斜の発生を抑制した研磨処理方法
を提供することであり、それによって素子形成層の厚さ
が均一なSOIウェハを提供することである。 [0014]
【課題を解決するための手段】 上記目的を達成するた
め本発明では、SOI基板の形成に使用する半導体ウェ
ハは、OFのような切り欠きを意図的に設けない円形に
近い形状とし、これを貼り合わせたものをプレートに貼
付して研磨し、一方の半導体層の厚さを所定の値に減じ
ることが行われる。 [0015]ウ工ハ面内の結晶方位を示すOFは、必要
な場合、研磨後に設けられる。 [0016]
【作用】 ワックスを弾性変形させ、ウェハを動的に傾
斜させる偶発的な押圧力は、ウェハの全域に均等に発生
すると考えられる。これは、プレートを回転させている
ことや、OF付きウェハをプレートの中心に対して異な
る方向に貼付しても、素子形成層の厚さ分布の傾向に有
意な変化が見られないことから推定される。 [0017]押圧力の発生が均一に分布するにもかかわ
らず、OF付きウェハで第3図のような厚さ分布の固有
パターンが見られるのは、OFがウェハの動的な傾斜の
発生に関わっている故であると推察される。 [0018]本発明では、OFのような切り欠きを設け
ることなく貼り合わせウェハを作成し、それをプレート
に貼付して研磨するので、ウェハの動的傾斜に影響を及
ぼすOFが存在しないことから、素子形成層の厚さの不
均一は大きく改善される。 [0019]第3図に実線で示したものは、OFなしウ
ェハを研磨した場合の素子形成層の厚さ分布の一例であ
る。ここではOFは存在しないので、ウェハの直径に沿
った厚さ分布の中、OF付きウェハに於ける分布に類似
したものが選ばれているが、円形に近いウェハを用いる
ことの効果は明らかである。 [00201
【実施例141図は本発明の工程を示すフロー図である
。以下、本フロー図に従って実施例の工程を説明する。 [00211最初にSiウェハが複数枚用意される。こ
れは<100>方向に引き上げてスライスしたもので、
形状ははゾ真円、サイズは150mmφである。近年の
結晶成長技術の進歩により、他方位のものも含めて、単
結晶インゴットは直円柱に近いものが引き上げられるよ
うになっており、それに更に旋盤処理が施されるので、
真円形状ウェハの入手は容易である。 [0022]2枚のSiウェハの一方には熱酸化により
1μm厚の酸化膜を形成し、これを酸化膜を形成しない
他方のSiウェハに重ね合わせ、酸化性雰囲気で加熱す
ると、両ウェハは固く接着される。 [0023]このように形成した貼り合わせウェハを、
第2図に示すように、ワックスでプレートに接着する。 通常複数のウェハがプレートに接着されるので、従来技
術の説明で述べたようにプレートの重量が各ウェハに均
等にかかるようにウェハを配置する。該図で1はウェハ
、2はプレートである。 [0024]研磨は通常の如く、研磨布に研磨液を注ぎ
、ウェハ接着面を下にしてプレートを載せ、これを回転
させて進められる。研磨液は0.01〜0.1μmの5
i02粒を主剤に、NH40HとH2Oを加え、pHを
10.0〜10.5に調整したものである。素子形成層
の厚さは赤外光反射法等によって精密に測定されるが、
最初に大幅に厚さを減する段階では、時間制御或いはモ
ニタチップによる制御が行われる。最終的に残される素
子形成層の厚さは例えば3μmである。 [0025]フロ一図に戻り、研磨が終了したウェハに
OFを付与する。これは後続のウェハプロセスで必要な
場合にのみ実施すればよく、不要の場合は省略してよい
。更に次の段階は、SOI基板を使用する通常の素子形
成工程である。 [0026] 【発明の効果】前出の第3図には本発明によるSOI基
板の素子形成層の厚さ分布と従来技術のSol基板の厚
さ分布が示されている。図に明らかなように、本発明の
SOI基板では素子形成層の厚みはより狭い範囲に分布
しており、これは真円に近いウェハを研磨してSOI基
板を形成することの効果である。
【図面の簡単な説明】
【図1】本発明の工程を示すフロー図
【図2】実施例におけるプレート上のウェハ配置を示す
【図3】本発明のSOI基板と従来のSOI基板の素子
形成層の厚さ分布を示す図
【図4】従来技術に於けるウェハ配置と研磨実施の状態
を示す図
【符号の説明】
1 ウェハ 2 プレート 3 研磨布
【図1】

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】シリコン単結晶ウェハを、絶縁材料皮膜を
    介して支持基板に貼付して貼り合わせ基板を形成し、該
    貼り合わせ基板の支持基板面を研磨台に固着し、該貼り
    合わせ基板の単結晶面を研磨することによって、該シリ
    コン単結晶層の厚さを所定値とするSOI基板の製造方
    法であって、該シリコン単結晶ウェハ及び該支持基板は
    意図的に切り欠きを設けることなく、略円形の形状を維
    持したものであることを特徴とするSOI基板の製造方
    法。
  2. 【請求項2】請求項1のSOI基板の製造方法であって
    、前記シリコン単結晶ウェハ及び該支持基板に設けるこ
    とを回避した切り欠きがオリエンテーションフラットで
    あり、該シリコン単結晶層の厚さを所定値に減じた後、
    オリエンテーションフラットを設けることを特徴とする
    SOI基板の製造方法。
JP40041290A 1990-12-05 1990-12-05 Soi基板の製造方法 Pending JPH04209529A (ja)

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