JPH04209554A - 半導体記憶装置の行デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】この発明は半導体装置に関し、特
に冗長メモリセルを有する半導体装置の行デコーダ回路
に関するものである。 ［０００２］

【従来の技術】従来、ダイナミック・ランダム・アクセ
スメモリ（以下ＤＲＡＭという）では、記憶容量の増加
にともなう歩留りの低下を改善するため、冗長回路が設
けられているものが多い。冗長回路とは、不良のメモリ
セルが発見されたとき、予め用意されているスペアメモ
リセルを用いて不良のメモリセルを置換するための回路
をいう。冗長回路を使用するか否か、また使用するとし
たらどのように使用するかなどは、予めプログラムして
おく必要があり、一般にヒユーズの切断によりプログラ
ムが成されている。 ［０００３］図２は、従来のＤＲＡＭの構成を示すブロ
ック図である。図を参照して、このＤＲＡＭは、データ
信号をストアするためのメモリセルを備えたメモリセル
アレイ１２０と、メモリセルを選択するためのアドレス
信号を受けるアドレスバッファ１１２と、アドレス信号
をデコードする行デコーダ１１５および列デコーダ１１
６と、メモリセル１２０に接続されメモリセルにストア
された信号を増幅して読出すセンスアンプ１１７と、デ
ータ信号を入出力するための入力バッファ１１３および
出力バッファ１１４とを含む。 ［０００４］冗長回路としてのこのＤＲＡＭには、メモ
ノセルアレイ１２０中に設けられたスペアメモリセル１
２０Ｓと、行デコーダ１１５に設けられたスペア行デコ
ーダ１１５Ｓと、予めプログラムを行なうことによりス
ペア行デコーダ１１５Ｓを有効化するためのプログラム
回路１１０とが設けられている。プログラム回路１１０
の中にはプログラムのためのヒユーズが設けられており
、不良のメモリセルが発見されたとき、このヒユーズが
切断される。ヒユーズが切断されたとき、プログラム回
路１１０から有効化信号ＥＦが出力され、スペア行デコ
ーダ１１５Ｓは信号ＥＦに応答して有効化される。 ［０００５１図３は従来の冗長メモリセルを有した半導
体記憶装置の行デコーダ回路の回路図の一部である。 ［０’ＯＯ６］図において、ワード線１１とビット線１
３の交叉部にメモリセルが設けられる。メモリセルはそ
のゲート電極がワード線に接続され、かつそのドレイン
がビット線１３に接続されるｎ型電界効果トランジスタ
１５と、トランジスタ１５のソースに接続されるキャパ
シタ１７とからなる。ワード線駆動信号ＲＸが入力され
る端子Ｔ１と接地電位との間にｎ型電界効果トランジス
タ９および１０が直列に接続される。ｎ型電界効果トラ
ンジスタ９およびトランジスタ１０との接続点のノード
Ｄにワード線１１が接続される。トランジスタ１０のゲ
ートと接地電位との間にｎ型電界効果トランジスタｌ、
２および３が接続され、各々のトランジスタのゲートに
は、行選択信号Ｘｆ、ＸｊおよびＸｋが各々入力される
。ノードＡとトランジスタ９のゲートには、インバータ
７とｎ型電界効果トランジスタ８とが直列に接続される
。トランジスタ８のゲートには電源電位Ｖｃｃが印加さ
れている。トランジスタ８とインバータ７との間のノー
ドＢはｎ型電界効果トランジスタ６のゲートに接続され
る。ノードＡにはｎ型電界効果トランジスタ５および６
を介して電源電位Ｖｃｃが印加されている。ノードＡと
トランジスタ１との間にヒユーズ４が設けられ、トラン
ジスタ５のゲートとトランジスタ１のゲートとは直接接
続されている。 ［０００７１次にこの回路の動作について説明する。ま
ず最初に冗長回路が用いられなかった場合、第１のモー
ドすなわちヒユーズ４がレーザトリミング（ＬＴ）にお
いて、切断されなかった場合について述べる。 （ｏ　ｏ　ｏ　８］読出しサイクルの始めには、行選択
信号Ｘｉ、Ｘｊ、Ｘｋは“ｔ、ＴＩレベルであるので、
ノードＡの電位は“′Ｈ°゛レベルである。次に、行ア
ドレスがアドレスバッファ１１２に取込まれ、行選択信
号が発生される。行選択信号Ｘｉ、Ｘｊ、およびＸｋが
すべて“Ｈ“レベルになった場合に、ノードＡが°゛Ｌ
゛Ｌ゛ルベルワード線１１が選択される。この時点でイ
ンバータ７の働きでノードＢの電位はＶｃｃとなる。ノ
ードＣの電位は、Ｖｃｃ−〜７ｔｈ　（〜・”ｔｈはト
ランジスタ８の闇値）である。ワード線駆動信号ＲＸが
立上がると、トランジスタ９とのカップリング作用によ
って、ノードＣの電位はＶｃｃ十〇まで上昇する。なお
一般にワード線駆動信号ＲＸの電位は、電源電位よりブ
ーストされており、Ｖｃｃ＋Ｖｔｍ　（Ｖｔｍはメモリ
セルのトランスファゲート１５の閾値である）となって
いる。したがって、α＝Ｖｔｍ十Ｖｔｈである。 ［０００９］ノードＢの電位はＶｃｃなので、トランジ
スタ８はＯＦＦする。したがって、ノードＣの電位はＶ
ＣＣ＋αのままであり、ワード線１１には信号ＲＸの電
位がそのまま伝わり、その電位としてＶｃｃ＋Ｖｔｈｍ
以上の電位が印加される。なお、ワード線の電位をこの
ようにブーストするのは、メモリセルの保有電位を大き
くすることができるようにして読出しマージンを大きく
するためである。 ［００Ｌ　０１メモリセルのある行に欠陥が発見され、
レーザトリミングが行われたときの動作、すなわち第２
のモードについて説明する。図３においては、ヒユーズ
４がブローされた場合の動作が対応することになる。 ［００１１］この場合、読出しサイクルの始めには、通
常は行選択信号Ｘｉ、Ｘｊ、およびＸｋは“ＬＩＴレベ
ルであるので、ノードへの電位は“ＨＩＴレベルである
。次に行アドレスが取込まれ行選択信号がすべて°゛Ｈ
°°Ｈ°°レベル、ここでヒユーズ４が切断されている
ので、行選択信号ｘｉ、ｘｊ、およびＸｋの電位にかか
わらずノードＡの電位は“Ｈパレベルのままとなる。し
たがって、ノードＢおよびノードＣは“ＩＬＩ“レベル
となり、トランジスタ９はＯＦＦするとともに、トラン
ジスタ１０はＯＮする。その結果、ワード線１１は接地
レベルに常時保たれてワード線］１は選択されず、代わ
りにスペア行デコーダ１１５Ｓの働きでスペアセル１２
０Ｓ内の所望のワード線が選択される。 ［００１２］

【発明が解決しようとする課題】上記のような従来の半
導体装置の行デコーダ回路は以上のように構成されてい
たので、以下のような問題点があった。ワード線１１自
体に欠陥があったような場合には、問題がないが、行デ
コーダ回路内で欠陥があると不具合を生じるのである。 たとえばトランジスタ８を構成する拡散層とノードＣを
含むアルミニウム配線とのコンタクト不良があった場合
を想定すれば、この場合にも、ＬＴ時にヒユーズ４をブ
ローし、この行デコーダをメモリセルエリアから切離し
、スペア行デコーダに置換する。このときノードＣとノ
ードＢとはトランジスタ８を介して接続されないのでノ
ードＣを含む配線はフローティング状態となる。この状
態でワード線駆動信号ＲＸが立上がるとトランジスタ９
とのカップリング作用でノードＢの電位にかかわらずノ
ードＣの電位が上昇し、トランジスタ９がＯＮすること
になる。この場合、ヒュース４が切断されているので、
ノードＡの電位は常時”圧ルベルであり、トランジスタ
１０もＯＮしている。したがって、ワード線駆動信号Ｒ
Ｘの印加端子Ｔ１と接地電位とがトランジスタ９および
１０を介して導通する。すなわち信号ＲＸの電位がリー
クしてしまい、冗長回路の設置ではその欠陥が救済され
ず、製品の歩留りが低下することになる。 ［００１３］この発明は上記のような課題を解決するた
めになされたもので、メモリセルの行欠陥がいずれの位
置にあっても製品の歩留りを向上させる半導体記憶装置
の行デコーダ回路を提供することを目的とする。 ［００１４］

【課題を解決するための手段】この発明に係る半導体記
憶装置の行デコーダ回路は、メモリセルアレイと冗長メ
モリセルとを有し、冗長メモリセルを使用しない第１の
モードと、メモリセルアレイのメモリセルに接続する複
数のワード線のいずれかの使用を禁止して冗長メモリセ
ルを用いる第２のモードとを有する半導体装置の行デコ
ーダ回路であって、行デコーダ回路はワード線の各々ご
とに設けられ、各々の行デコーダ回路は、その一端には
ワード線駆動信号が与えられ、その他方端の電位は接地
電位であり、その一端と他方端との間の所定箇所に、対
応したワード線が接続されるワード線駆動線と、ワード
線駆動線の一端と所定箇所との間に設けられ、第１の所
定レベル以上の電位が付与されると導通する第１のスイ
ッチ手段と、ワード線駆動線の所定箇所に他方端との間
に設けられ、第２の所定レベル以上の電位が付与される
と導通する第２のスイッチ手段と、第１のモードにおい
て、対応するワード線が選択されたとき、第１のスイッ
チ手段に第１の所定のレベル以上の電位を付与し、かつ
第２のスイッチ手段には第２の所定レベル未満の電位を
付与し、対応するワード線が選択されていないとき、第
１のスイッチ手段に第１の所定レベル未満の電位を付与
し、かつ第２のスイッチ手段に第２の所定レベル以上の
電位を付与し、第２のモードにおいて、対応するワード
線の使用が禁止されたとき、第１のスイッチ手段に第１
の所定のレベル未満の電位を付与し、かつ第２のスイッ
チ手段に第２の所定レベル以上の電位を付与する電位付
与制御手段とを備えたものである。 ［００１５］

【作用】この発明においては、第２のモードにおいて、
あるワード線を使用が禁止されると、第１のスイッチ手
段に第１の所定レベル未満の電位が付与される。 ［００１６］

【実施例】図１はこの発明の一実施例による冗長回路を
有した半導体記憶装置の行デコーダ回路の一部を示す図
であって、従来例として示した図３に対応したものであ
る。 ［００１７］その回路構成は、従来例と共通の部分が多
いので、ここでは、特に従来例と相違している点につい
て主に説明し、他の部分の構成については説明を繰返さ
ない。 ［００１８］図３と異なる点として、ノードＣと接地な
位との間にｎ型電界効果トランジスタ１２が接続されて
いる。トランジスタ１２のゲートは、ノードＡに接続さ
れる。その他の回路構成については図３と同様である。 ［００１９］以下、この図を参照して、その動作につい
て説明するが、この説明においても先に述べたように、
トランジスタ８の拡散層とノードＣを含むアルミニウム
配線とのコンタクト不良があった場合の動作について説
明する。 ［００２０１この場合、不良の行デコーダ回路はレーザ
トリミング時において、ヒユーズ４がブローされて切断
され、スペアの行デコーダ回路１１５Ｓと置換されるの
は従来例と同様である。読出しサイクルの始めには行選
択信号Ｘｉ、ＸＪ、およびＸｋは゛Ｈ°°レベルである
ので、ノードＡの電位は“′Ｈ°゛レベルである。次に
行アドレスがアドレスバッファ１１２に取込まれ、行デ
コード信号Ｘｉ、Ｘｊ、およびＸｋがすべてＩＩ　Ｈ１
１レベルとなり、さらにワード線駆動信号ＲＸが立上が
る。このとき、ヒユーズ４が切断されているので、信号
Ｘｉ、Ｘｊ、およびＸｋの電位のレベルにかかわらず、
ノードＡの電位は常に゛Ｈ゛ルベルに保持されている点
は従来例と同じである。ノードＡはトランジスタ１２の
ゲートに接続されているので、トランジスタ１２はＯＮ
してノードＣは゛Ｌｌルベルに保たれる。したがって、
トランジスタ９は常にＯＦＦとなっているので、ワード
線駆動信号ＲＸが印加された端子Ｔ１はトランジスタ９
および１０を介して接地電位と導通することはない。結
果としてワード線駆動信号ＲＸの電位のリークは行デコ
ーダ回路の欠陥の位置にかかわらず生じないことになる
。 ［００２１１ 【発明の効果］この発明は以上説明したとおり、第２の
モードにおいて、あるワード線の使用が禁止されると、
第１のスイッチ手段に第１の所定のレベル未満の電位が
付与されるので、第１のスイッチ手段がＯＮすることな
く、ワード線駆動信号として付与された電位が接地電位
にリークすることがない。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置の行
デコーダ回路の一部の回路図である。

【図２】一般の冗長回路を有する半導体記憶装置のブロ
ック図である。

【図３】従来の半導体記憶装置の行デコーダ回路の一部
の回路図である。

【符号の説明】

８　ｎ型電界効果トランジスタ ９　ｎ型電界効果トランジスタ １０　　ｎ型電界効果トランジスタ １１　ワード線 １２　　ｎ型電界効果トランジスタ １３　ビット線 １２０　メモリセルアレイ １１５　行デコーダ なお、各図中同一符号は同一または相当部分を示す。

【図２】

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリセルアレイと冗長メモリセルとを有
   し、前記冗長メモリセルを使用しない第１のモードと、
   前記メモリセルアレイのメモリセルに接続する複数のワ
   ード線のいずれかの使用を禁止して前記冗長メモリセル
   を用いる第２のモードとを有する半導体装置の行デコー
   ダ回路であって、前記行デコーダ回路は前記ワード線の
   各々ごとに設けられ、各々の行デコーダ回路は、その一
   端にはワード線駆動信号が与えられ、その他方端の電位
   は接地電位であり、前記一端と前記他方端との間の所定
   箇所に、対応したワード線が接続されるワード線駆動線
   と、前記ワード線駆動線の前記一端と前記所定箇所との
   間に設けられ、第１の所定レベル以上の電位が付与され
   ると導通する第１のスイッチ手段と、前記ワード線駆動
   線の前記所定箇所と前記他方端との間に設けられ、第２
   の所定レベル以上の電位が付与されると導通する第２の
   スイッチ手段と、前記第１のモードにおいて、対応する
   ワード線が選択されたとき、前記第１のスイッチ手段に
   前記第１の所定のレベル以上の電位を付与し、かつ前記
   第２のスイッチ手段には前記第２の所定レベル未満の電
   位を付与し、対応するワード線が選択されていないとき
   、前記第１のスイッチ手段に前記第１の所定レベル未満
   の電位を付与し、かつ前記第２のスイッチ手段に前記第
   ２の所定レベル以上の電位を付与し、前記第２のモード
   において、対応するワード線の使用が禁止されたとき、
   前記第１のスイッチ手段に前記第１の所定のレベル未満
   の電位を付与し、かつ前記第２のスイッチ手段に前記第
   ２の所定のレベル以上の電位を付与する電位付与制御手
   段とを備えた、半導体記憶装置の行デコーダ回路。