JPH04211135A - 接合型電界効果トランジスターの製造方法 - Google Patents

接合型電界効果トランジスターの製造方法

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JPH04211135A
JPH04211135A JP2408080A JP40808090A JPH04211135A JP H04211135 A JPH04211135 A JP H04211135A JP 2408080 A JP2408080 A JP 2408080A JP 40808090 A JP40808090 A JP 40808090A JP H04211135 A JPH04211135 A JP H04211135A
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gainas
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JP2408080A
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Ki S Park
キ　セオン　パーク
Sang B Kim
サン　ベー　キム
Kwang Y Oh
カン　リョン　オー
Yong T Lee
ヨン　タク　リー
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Electronics and Telecommunications Research Institute ETRI
Original Assignee
Electronics and Telecommunications Research Institute ETRI
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/01—Manufacture or treatment
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１１
【産業上の利用分野］この発明は例えば超高周波集積回
路および光電集積回路に用いられる電界効果トランジス
ターの製造方法に関するもので、特に短いゲート長さを
有する自己整列構造の同種接合型及び異種接合型電界効
果トランジスターの製造方法に関する。 ［０００２］ 【従来の技術】接合型電界効果トランジスター製作の最
も核心技術は、ゲート金属下にｐｎ接合を作るものであ
って、これのための従来の技術としては、ｎ型チャンネ
ル層にｐ型ドーパント（Ｄｏｐａｎｔ）を拡散する方法
と、ｎ型チャンネル層にｐ型ドーパントイオンを注入す
る方法と、ｎ型チャンネル層にｐ型エピ層（エピタキシ
ャル層）の成長後年必要な部分を蝕刻する方法等がある
。 ［０００３］
【発明が解決しようとする課題】しかし、高い伝達コン
ダクタンスと大きな遮断周波数を得るためにゲートの長
さをできるだけ短く減らさなければならない側面から上
記の方法等を考察してみれば、拡散による接合面形成技
術はドーパントの横方向拡散のためにリソグラフィによ
り決定される拡散マスクより長い接合面、即ちゲート長
さを提供することになり、イオン注入による接合面形成
技術においてもイオン注入後、活性化工程で注入された
ドーパント等の横方向拡散が生じてゲート長さが長くな
る結果を招く。そしてｐ型エピ層成長による接合面形成
技術においては過多な蝕刻により蝕刻マスクより短いゲ
ート長さを得ることができ、自己整列構造が可能な反面
、蝕刻制御が難しく、ｐ型エピ層成長時にｐ型ドーパン
トが下層のｎ型エピ層に拡散されて入り、次にｎ型エピ
層上に形成するソース及びドレーンの抵抗性接触（Ｏｈ
ｍｉｃ　　ｃｏｎｔａｃｔ）特性を悪化させる。 ［０００４］尚、上記の基本的な製作技術の外にも垂直
型電界効果トランジスター、柱型電界効果トランジスタ
ー等が発明されたが、全て拡散によるゲート長さを克服
することができなかった。 ［０００５］従って、本発明は上記の問題点を解決する
ために案出したのであって、本発明の目的はシリコンや
ガリウムひ素（ＧａＡｓ）に比べて高い電子飽和速度を
有するインジウムリン（ＩｎＰ）系物質の接合型電界効
果トランジスターの製作上量も大きな問題点となった拡
散によるゲート長さの制限を克服し、異方性蝕刻を利用
してリソグラフィにより決定されるマスク上の長さより
短いゲート長さを得ると共に、自己整列方法によりソー
ス、ドレーン及びゲート金属を蒸着して高価な電子ビー
ムやＸ線リソグラフィ装置がなくても容易に１μｍ又は
それ以下のゲート長さを有する電界効果トランジスター
の製造方法を提供することにある。 ［０００６］
【課題を解決するための手段】本発明は上記の目的を達
成するために、接合型電界効果トランジスターを製造す
る方法において、半絶縁ＩｎＰ基板上にｎ型ＩｎＰチャ
ンネル層を成長させた後、その上にガリウムインジウム
ひ素（リン）　　（ＧａＩｎＡｓ　　（Ｐ））層を成長
させる第１次エピタキシ成長工程、前記第１次エピタキ
シ成長工程後、リソグラフィによるフォトレジストで蝕
刻マスクを形成し、選択蝕刻液で前記ＧａＩｎＡｓ　（
Ｐ）層のみを異方性選択蝕刻するＧａＩｎＡｓ　（Ｐ）
層選択蝕刻工程、前記ＧａＩｎＡｓ　　（Ｐ）層選択蝕
刻工程後、蝕刻マスク用フォトレジストパターンを全て
除去し、ｐｎ接合のためにｐ型ＩｎＰ層を成長させる第
２次エピタキシ成長工程、前記第２次エピタキシ成長が
終った後、前記ｐ型ＩｎＰ層に抵抗性接触が良くできる
金属を蒸着してゲート電極を形成させるゲート金属蒸着
工程、前記ゲート金属蒸着工程で形成されたゲート金属
を蝕刻マスクとして使用して、前記ｐ型ＩｎＰ層を選択
蝕刻し、前記ｐ型ＩｎＰ層蝕刻が終った後、表面に露出
された前記ＧａＩｎＡｓ　　（Ｐ）層を選択蝕刻してｐ
ｎ接合両側に大きなアンダーカットを形成するＩｎｐ層
及びＧａＩｎＡｓ（Ｐ）層選択蝕刻工程、及び前記ｎ型
ＩｎＰチャンネル層に抵抗性接触が良くできる金属を蒸
着して、ソースとドレーン電極を形成するソース及びド
レーン金属蒸着工程で構成され、前記リソグラフィによ
り決定されるマスク上の長さより短いゲート長さを得る
と共に、自己整列方法により電極を形成することを特徴
とし、さらに半絶縁基板上にｎ型ＧａＩｎＡｓ　（Ｐ）
チャンネル層とｎ型ＩｎＰ層及びＧａＩｎＡｓ　（Ｐ）
層を成長させる第１次エピタキシ成長工程、前記第１次
エピタキシ成長工程後、リソグラフィによるフォトレジ
ストで蝕刻マスクを形成し、選択蝕刻液で前記ＧａＩｎ
Ａｓ　（Ｐ）層のみを異方性選択蝕刻した後、前記ｎ型
ＩｎＰ層を選択蝕刻するＧａＩｎＡｓ　（Ｐ）層及びｎ
型ＩｎＰ層選択蝕刻工程、前記ＧａＩｎＡｓ　（Ｐ）層
及びｎ型ＩｎＰ層選択蝕刻工程後、蝕刻マスク用フォト
レジストパターンを全て除去し、ｐｎ接合のためにｐ型
ＩｎＰ層を成長させる第２次エピタキシ成長工程、前記
第２次エピタキシ成長が終った後、前記ｐ型ＩｎＰ層に
抵抗性接触が良くできる金属を蒸着してゲート電極を形
成させるゲート金属蒸着工程、前記ゲート金属蒸着工程
で形成されたゲート金属を蝕刻マスクとして使用して、
前記ｐ型ＩｎＰ層を選択蝕刻し、前記ｐ型ＩｎＰ層蝕刻
が終った後、表面に露出された前記ＧａＩｎＡｓ　（Ｐ
）層を選択蝕刻してｐｎ接合両側に大きなアンダーカッ
トを形成するＩｎＰ層及びＧａＩｎＡｓ　　（Ｐ）層選
択蝕刻工程、及び前記ｎ型ＩｎＰ層に抵抗性接触が良く
できる金属を蒸着してソースとドレーン電極を形成する
ソース及びドレーン金属蒸着工程で構成され、前記リソ
グラフィにより決定されるマスク上の長さより短いゲー
ト長さを得ると共に、自己整列方法により電極を形成す
ることを特徴とし、さらに半絶縁ＩｎＰ基板上に第１番
目のチャンネル層としてＧａＩｎＡｓチャンネル層を成
長させた後、その上に第２番目のチャンネル層としてＩ
ｎＰチャンネル層を成長する第１次エピタキシ成長工程
、前記第１次エピタキシ成長工程後、リソグラフィによ
るフォトレジストで蝕刻マスクを形成し、選択蝕刻液で
前記ＩｎＰチャンネル層のみを異方性選択蝕刻するＩｎ
Ｐ層選択蝕刻工程、前記ＩｎＰ層選択蝕刻工程後、蝕刻
マスク用フォトレジストパターンを全て除去し、ｐｎ接
合のためにＧａＩｎＡｓ層を成長させる第２次エピタキ
シ成長工程、前記第２次エピタキシ成長が終った後、前
記ＧａＩｎＡｓ層に抵抗性接触が良くできる金属を蒸着
してゲート電極を形成させるゲート金属蒸着工程、前記
ゲート金属蒸着工程で形成されたゲート金属を蝕刻マス
クとして使用して前記ＧａＩｎＡｓ層を選択蝕刻し、前
記ＧａＩｎＡｓ層蝕刻が終った後、表面に露出された前
記ＩｎＰ層を選択蝕刻して、ｐｎ接合両側に大きなアン
ダーカットを形成するＧａＩｎＡｓ層及びＩｎＰ層選択
蝕刻工程、及び前記基板上に形成された第１番目のＧａ
ＩｎＡｓチャンネル層に抵抗性接触が良くできる金属を
蒸着してソースとドレーン電極を形成するソース及びド
レーン金属蒸着工程で構成され、前記リソグラフィによ
り決定されるマスク上の長さより短いゲート長さを得る
と共に自己整列方法により電極を形成することを特徴と
する。 ［０００７］
【実施例】以下、添付した図面を参照して、本発明の実
施例を詳細に説明する。 ［０００８１図１及び図２は本発明において提案したＩ
ｎＰ系接合型電界効果トランジスターの断面構造の一例
であって、図１は同種接合型電界効果トランジスターの
断面構造（製造工程は図３に示す）であり、図２は異種
接合型電界効果トランジスターの断面構造を示す（製造
工程は図４に示す）。 ［０００９］　これは半絶縁ＩｎＰ基板３１上にｎ型Ｉ
ｎＰチャンネル層３２とＧａＩｎＡｓ　　（Ｐ）層を成
長させたり（同種接合型）、又は半絶縁ＩｎＰ基板４１
上にｎ型ＧａＩｎＡｓ　　（Ｐ）チャンネル層４２と高
濃度ドーピングされたｎ型ＩｎＰ層４３及びＧａＩｎＡ
ｓ　（Ｐ）等を成長させた後（異種接合型）、同種接合
型の場合、選択蝕刻液を用いて、　（１１１）、　（１
１１）Ｉｎ面が表われるようＧａＩｎＡｓ　（Ｐ）層の
みを異方性選択蝕刻し、異種接合型の場合はこれに加え
てさらにｎ型ＩｎＰ層４３を選択蝕刻する。そして、ｐ
ｎ接合面形成のために高濃度ドーピングされたｐ型Ｉｎ
Ｐ層３４，４５を成長させると、蝕刻された底部分で同
種接合型、又は異種接合型ｐｎ接合がなされてゲートを
形成することになる。この際、実際のゲート長さ（Ｌ）
は異方性選択蝕刻のためのＧａＩｎＡｓ　（Ｐ）層（後
述の図３では３３゜図４では４４）の厚さ（ｄ）と異方
性蝕刻角度（θ）及び蝕刻用マスクにより決定されるマ
スク上のゲート長さ（ｗ）により次の式通り変えられる
。
【００１０】 Ｌ＝Ｗ−２ｄ／ｌａｎθ 厚さ（ｄ）はエピタキシ成長により決定されるため、０
．１μｍ以下の厚さ制御が可能であり、蝕刻角度（θ）
は選択蝕刻液を用いて（１１１）、　（１１１）面が表
われるようにすれば、５４．４４°で再現性のある角度
が得られる。故に、リソグラフィにより決定されるマス
ク上のゲート長さ（Ｗ）がたとえ大きくても、エビ層の
厚さ（ｄ）を調節して短いゲート長さ（Ｌ）を得ること
ができる。 ［００１１］その後に、上記ゲート長さ（幅）（Ｌ）よ
り大きいマスク上のゲート長さ（Ｗ）より大きい幅のゲ
ート金属をリフト−オフ（Ｌｉｆｔ　　ｏｆｆ）により
蒸着してゲート金属以外の部分にあるｐ型ＩｎＰ層３４
゜４５を選択蝕刻した後、次いでＧａＩｎＡｓ　（Ｐ）
層３３．４４を選択蝕刻する。そして、ｎ型ＩｎＰ層３
２゜４３に抵抗性接触される金属を蒸着すると、ｐ型Ｉ
ｎＰ３４．４５の下の大きなアンダーカットのため、自
己整列されたソース及びドレーン電極が形成される。 ［００１２］図３は本発明によるＩｎＰ同種接合型電界
効果トランジスターの製作順序を示した断面構造図であ
って、Ａは半絶縁ＩｎＰ基板３１上に１次エピタキシ成
長過程を経た後の断面構造であり、Ｂはゲート長さ（Ｌ
）の決定のためのＧａＩｎＡｓ　（Ｐ）層３３の選択的
異方性蝕刻過程を経た後の断面構造であり、Ｃはｐ型Ｉ
ｎＰ層の２次エピタキシ成長過程を経た後の断面構造で
あり、Ｄはリフト−オフによるゲート金属３５を蒸着し
た断面構造であり、Ｅは表面ＩｎＰ層３４及びＧａＩｎ
Ａｓ　　（Ｐ）層３３を選択的に蝕刻した断面構造であ
り、Ｆはリフト−オフによる自己整列構造のソース及び
ドレーン金属３６を蒸着した断面構造である。 ［００１３］ （製作順序） 上記のような同種接合型電界効果トランジスターの製作
順序を過程別に説明すれば次の通りである。 ［００１４］第１次エピタキシ過程（図３Ａ）では半絶
縁ＩｎＰ基板３１上にｎ型ＩｎＰチャンネル層３２とＧ
ａＩｎＡｓ　　（Ｐ）層３３を液相エピタキシ成長法（
ＬＰＥ）や有機金属気相エピタキシ成長法（ＯＭＶＰＥ
）により成長させる。このとき、ＧａＩｎＡｓ　　（Ｐ
）層３３の厚さは上記の通りゲート長さを決定する。 ［００１５］　Ｇａ　Ｉ　ｎＡｓ　（Ｐ）層選択蝕刻過
程（図３Ｂ）ではＧａＩｎＡｓ　　（Ｐ）層３３上にリ
ソグラフィによりフォトレジストで蝕刻マスクを作った
後、選択蝕刻液でＧａＩｎＡｓ　　（Ｐ）層３３のみを
異方性選択蝕刻する。蝕刻された面を（１１１）、　（
１１１）Ｉｎ面にすることによって蝕刻角度は大略５４
．４４°となる。 ［００１６］第２次エピタキシ過程（図３Ｃ）では蝕刻
マスク用フォトレジストパターンを全て除去した後、ｐ
ｎ接合のための第２次エピタキシ成長を遂行する。成長
ウェーハの最上層３３がＧａＩｎＡｓ３元組成層である
ときは、有機金属気相エピタキシ法により、最上層３３
がＧａＩｎＡｓ　　（Ｐ）４元組成層であるときは有機
金属気相エピタキシ成長法や液相エピタキシ成長法によ
りｐ型ＩｎＰ層３４を形成する。このとき、ドーピング
程度は１０１８ｃｍ−３以上にできるだけドーピング程
度を高める。 ［００１７］ゲ一ト金属蒸着過程（図３Ｄ）では上記第
２次エピタキシ成長が終った後、リフト−オフ方法によ
りゲート金属３５を蒸着する。このとき、ゲート金属に
はＡｕ−Ｚｎ／Ａｕのようなｐ型ＩｎＰに抵抗性接触が
良くできる金属を用いる。 ［００１８］　　ＩｎＰ層およびＧａＩｎＡｓ　（Ｐ）
層選択蝕刻過程（図３Ｅ）では前段階過程で形成したゲ
ート金属３５を蝕刻マスクとして用いて上記ＩｎＰ層３
４を選択蝕刻し、ＩｎＰ層３４の蝕刻が終った後、表面
に露出されたＧａＩｎＡｓ　　（Ｐ）層３３を選択蝕刻
する。この蝕刻工程を遂行した後は図面（図３Ｅ）にみ
られる通りＰｎ接合両側に大きなアンダーカットが生じ
る。 ［００１９］ソースおよびドレーン金属蒸着過程（図３
Ｆ）ではＡｕ−Ｇｅ／ＡｕのようなＩｎＰにｎ型抵抗性
接触をなす金属をリフト−オフで蒸着してソースおよび
ドレーン電極３６を形成する。このときはソース、ドレ
ーンおよびゲートの区別なく金属を蒸着すれば、前段階
工程で形成されたアンダーカットのため、夫々の電極が
自己整列される。 ［００２０１図４は本発明によるＧａＩｎＡｓ　（Ｐ）
異種接合型電界効果トランジスターの製作順序を示した
断面構造図であって、Ａは半絶縁ＩｎＰ基板４１上に１
次エピタキシ成長過程を経た後の断面構造であり、Ｂは
ゲート長さ（Ｌ）の決定のためのＧａＩｎＡｓ　（Ｐ）
層の異方性蝕刻およびＩｎＰｎＰ２Ｏ５択的蝕刻過程を
経た後の断面構造であり、Ｃはｐ型ＩｎＰ層の２次エピ
タキシ成長過程を経た後の断面構造であり、Ｄはリフト
−オフによるゲート金属４６を蒸着した断面構造であり
、Ｅは表面ＩｎＰ層およびＧａＩｎＡｓ　（Ｐ）層を選
択的に蝕刻した断面構造であり、Ｆはリフト−オフによ
る自己整列構造のソースおよびドレーン金属を蒸着した
断面構造である。 ［００２１］上記のような異種接合型電界効果トランジ
スターの製作順序を過程別に説明すれば次の通りである
。 ［００２２］第１次エピタキシ過程（図４Ａ）では半絶
縁ＩｎＰ基板４１上にｎ型ＧａＩｎＡｓ　（Ｐ）チャン
ネル層４２とｎ型ＩｎＰ層４３およびＧａＩｎＡｓ　（
Ｐ）層４４を液相エピタキシ成長法（ＬＰＥ）や有機金
属気相エピタキシ成長法（ＯＭＶＰＥ）により成長させ
る。 このとき、ＧａＩｎＡｓ　　（Ｐ）層４４の厚さは上記
の通りゲート長さを決定することになる。 ［００２３］　ＧａＩｎＡｓ　（Ｐ）層およびｎ型Ｉｎ
Ｐ層選択蝕刻過程（図４Ｂ）ではりソグラフィによりフ
ォトレジストで蝕刻マスクを作った後、選択蝕刻液でＧ
ａＩｎＡｓ　　（Ｐ）層４４のみを異方性選択蝕刻し、
ついでｎ型ＩｎＰ層４３を選択蝕刻する。このとき、上
記ＧａＩｎＡｓ　　（Ｐ）層４４の蝕刻された面は（１
１１）　、　　（１１１）Ｉｎ面になり、蝕刻角度は大
略５５．４４°となる。 ［００２４］第２次エピタキシ過程（図４Ｃ）では蝕刻
マスク用フォトレジドパターンを全て除去した後、ｐｎ
接合のための第２次エピタキシ成長を遂行する。成長ウ
ェーハの最上層４４がＧａＩｎＡｓ３元組成層である場
合は有機金属気相エピタキシ法により、最上層４４がＧ
ａＩｎＡｓ　　（Ｐ）４元組成層である場合は有機金属
気相エピタキシ成長法や液相エピタキシ成長法によりｐ
型■ｎＰ層４５を形成する。このとき、ドーピング程度
は１０１８ｃｍ−３以上にできるだけドーピング濃度を
高める。 ［００２５］ゲ一ト金属蒸着過程（図４Ｄ）では上記第
２次エピタキシ成長が終った後、リフト−オフ方法によ
りゲート金属４６を蒸着する。このとき、ゲート金属に
はＡｕ−Ｚｎ／Ａｕのようなｐ型ＩｎＰに抵抗性接触が
良くできる金属を用いる。 ［００２６］　　ＩｎＰ層およびＧａＩｎＡｓ　（Ｐ）
層選択蝕刻過程（図４Ｅ）では前段階過程で形成したゲ
ート金属４６を蝕刻マスクとして用いて上記ＩｎＰ層４
５を選択蝕刻し、ＩｎＰ層４５の蝕刻が終った後、表面
に露出されたＧａＩｎＡｓ　　（Ｐ）層４４を選択蝕刻
する。この蝕刻工程が終れば図面（図４Ｅ）に示される
通りｐｎ接合面両側に大きなアンダーカットが形成され
る。 ［００２７］ソースおよびドレーン金属蒸着過程（図４
Ｆ）ではＡｕ−Ｇｅ／ＡｕのようなＩｎＰにｎ型抵抗性
接触をなす金属をリフト−オフで蒸着してソースおよび
ドレーン電極４７を形成する。このときはソース、ドレ
ーンおよびゲートの区別なく金属を蒸着すれば前段階過
程で形成されたアンダーカットのため、夫々の電極が自
己整列される。 ［００２８］ （変形された実施例） 上記図３および図４を通じて説明した通りの本発明は次
のようないくつの変形された実施例を有する。 ［００２９］第一には、第１次エピタキシ過程（図３の
Ａおよび図４のＡ）で半絶縁ＩｎＰ基板上に形成される
第１番目のチャンネル層をＧａＩｎＡｓ層にして、異方
性選択蝕刻によりゲート長さを決定する第２番目の層を
ＩｎＰにし、２次エピタキシ過程（図３のＣおよび図４
のＣ）で成長するｐ型ＩｎＰ層（図３０の３４および図
４Ｃの４５）をＧａＩｎＡｓ　（Ｐ）にする変形構造が
可能である。
【００３０】第二には、上記のような接合型電界効果ト
ランジスター製造方法は構造の変化なくＧａＡｓ系に適
用される。すなわち、半絶縁ＧａＡｓ基板上にＩｎＰ層
の代わりにＧａＡｓ層を、ＧａＩｎＡｓ　　（Ｐ）層の
代わりにガリウムアルミニウムひ素（ＧａＡＩＡｓ）層
を成長させれば良い。 ［００３１１このような方法により製作された短いゲー
ト長さを有する電界効果トランジスターは高い伝達コン
ダクタンスおよび遮断周波数を有するため、超高周波用
素子および集積回路に応用され、構造の変化なく容易に
ＧａＩｎＡｓ長波長光検出器と単一チップ集積をなすこ
とができるため、超高速大容量光通信システムの光受信
機に応用される。 ［００３２］
【発明の効果】本発明において提案した接合型電界効果
トランジスターは既存のトランジスターに比べて製作上
次のような効果を有する。
【００３３】イ、拡散や活性化工程を用いないため、ド
ーパントの拡散によるゲート長さの広がりがない。 ［００３４］ ロ、ゲート形成のための蝕刻工程でマスク上のゲート長
さ（Ｗ）は実際のゲート長さ（Ｌ）に比べて大変長いた
め、リソグラフィが容易である。 ［００３５］ ハ、自己整列構造であるため、製作が簡便である。 ［００３６］ 二、異種接合型の場合には、結晶成長中にチャンネル層
であるＧａＩｎＡｓ　（Ｐ）におけるＺｎ拡散効果がＩ
ｎＰの場合に比べて著しく減って急激なｐｎ接合を得る
ことができる。
【図面の簡単な説明】
【図１］　　ＩｎＰ同種接合型電界効果トランジスター
の断面構造図である。 【図２］　ＧａＩｎＡｓ　（Ｐ）異種接合型電界効果ト
ランジスターの断面構造図である。 【図３］ＩｎＰ同種接合型電界効果トランジスターの製
作順序を示した断面構造図である。 【図４］　ＧａＩｎＡｓ　（Ｐ）異種接合型電界効果ト
ランジスターの製作順序を示した断面構造図である。 【符号の説明】 ３１．４１　　半絶縁ＩｎＰ基板 ３２ｎ−ＩｎＰ層 ３３　ＧａＩｎＡｓ　（Ｐ）層 ３４　　Ｐ　　−ＩｎＰ層 ３５　　ｐ型金属 ３６　　ｎ型金属 ４２　　ｎ型ＧａＩｎＡｓ　（Ｐ）層 ４３　　ｎ　　−ＩｎＰ層 ４４　ＧａＩｎＡｓ　（Ｐ）層 ４５　　Ｐ　　−ＩｎＰ層 ４６　　Ｐ型金具 ４７　　ｎ型金属
【図１】
【図２】
【図３】
【図４】

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】　接合型電界効果トランジスターを製造す
    る方法において、半絶縁ＩｎＰ基板上にｎ型ＩｎＰチャ
    ンネル層を成長させた後、その上にＧａＩｎＡｓ　（Ｐ
    ）層を成長させる第１次エピタキシ成長工程、前記第１
    次エピタキシ成長工程後、リソグラフィによるフォトレ
    ジストで蝕刻マスクを形成し、選択蝕刻液で前記ＧａＩ
    ｎＡｓ　（Ｐ）層のみを異方性選択蝕刻するＧａＩｎＡ
    ｓ（Ｐ）層選択蝕刻工程、前記ＧａＩｎＡｓ　（Ｐ）層
    選択蝕刻工程後、蝕刻マスク用フォトレジストパターン
    を全て除去し、ｐｎ接合のためにｐ型ＩｎＰ層を成長さ
    せる第２次エピタキシ成長工程、前記第２次エピタキシ
    成長が終った後、前記ｐ型ＩｎＰ層に抵抗性接触が良く
    できる金属を蒸着してゲート電極を形成させるゲート金
    属蒸着工程、前記ゲート金属蒸着工程で形成されたゲー
    ト金属を蝕刻マスクとして使用して、前記ｐ型ＩｎＰ層
    を選択蝕刻し、前記ｐ型ＩｎＰ層蝕刻が終った後、表面
    に露出された前記ＧａＩｎＡｓ　（Ｐ）層を選択蝕刻し
    てｐｎ接合両側に大きなアンダーカットを形成するＩｎ
    ｐ層及びＧａＩｎＡｓ　　（Ｐ）層選択蝕刻工程、及び
    前記ｎ型■ｎＰチャンネル層に抵抗性接触が良くできる
    金属を蒸着して、ソースとドレーン電極を形成するソー
    ス及びドレーン金属蒸着工程で構成され、前記リソグラ
    フィにより決定されるマスク上の長さより短いゲート長
    さを得ると共に、自己整列方法により電極を形成するこ
    とを特徴とする接合型電界効果トランジスターの製造方
    法。
  2. 【請求項２】　前記ＧａＩｎＡｓ　（Ｐ）層選択蝕刻工
    程で蝕刻された面は（１１１）　、　　（１１１）　　
    Ｉ　ｎ面であり、蝕刻角度が５４．４４°であることを
    特徴とする請求項１記載の接合型電界効果トランジスタ
    ーの製造方法。
  3. 【請求項３】　前記第２次エピタキシ成長工程で形成さ
    れるｐ型ＩｎＰ層は液相エピタキシ成長法により成長さ
    せることを特徴とする請求項１記載の接合型電界効果ト
    ランジスターの製造方法。
  4. 【請求項４】　前記第２次エピタキシ成長工程で形成さ
    れるｐ型ＩｎＰ層は有機金属気相エピタキシ成長法によ
    り成長させることを特徴とする請求項１記載の接合型電
    界効果トランジスターの製造方法。
  5. 【請求項５】　前記ゲート金属蒸着工程で用いられた金
    属はＡｕ−Ｚｎ／Ａｕであることを特徴とする請求項１
    記載の接合型電界効果トランジスターの製造方法。
  6. 【請求項６】　前記ソース及びドレーン金属蒸着工程で
    用いられた金属はＡｕ−Ｇｅ／Ａｕであることを特徴と
    する請求項１記載の接合型電界効果トランジスターの製
    造方法。
  7. 【請求項７】　前記ゲート金属蒸着工程では前記ゲート
    金属はリフト−オフ方法により蒸着して形成することを
    特徴とする請求項１記載の接合型電界効果トランジスタ
    ーの製造方法。
  8. 【請求項８】　前記ソース及びドレーン金属蒸着工程で
    は金属を前工程で形成されたアンダーカットを利用して
    電極間の区分なく全面にリフト−オフ方法により蒸着し
    て自己整列されるようにすることを特徴とする請求項１
    記載の接合型電界効果トランジスターの製造方法。
  9. 【請求項９】　前記第２次エピタキシ成長工程で成長さ
    れるｐ型ＩｎＰ層のドーピング濃度は１０１８ｃｍ−３
    以上であることを特徴とする請求項１記載の接合型電界
    効果トランジスターの製造方法。
  10. 【請求項１０】　　接合型電界効果トランジスターを製
    造する方法において、半絶縁基板上にｎ型Ｇａ　Ｉ　ｎ
    Ａｓ（Ｐ）チャンネル層とｎ型ＩｎＰ層及びＧａ　Ｉ　
    ｎＡｓ（Ｐ）層を成長させる第１次エピタキシ成長工程
    、前記第１次エピタキシ成長工程後、リソグラフィによ
    るフォトレジストで蝕刻マスクを形成し、選択蝕刻液で
    前記ＧａＩｎＡｓ　　（Ｐ）層のみを異方性選択蝕刻し
    た後、前記ｎ型ＩｎＰ層を選択蝕刻するＧａＩｎＡｓ　
    （Ｐ）層及びｎ型ＩｎＰ層選択蝕刻工程、 前記ＧａＩｎＡｓ　　（Ｐ）層及びｎ型ＩｎＰ層選択蝕
    刻工程後、蝕刻マスク用フォトレジストパターンを全て
    除去し、ｐｎ接合のためにｐ型ＩｎＰ層を成長させる第
    ２次エピタキシ成長工程、 前記第２次エピタキシ成長が終った後、前記ｐ型ＩｎＰ
    層に抵抗性接触が良くできる金属を蒸着してゲート電極
    を形成させるゲート金属蒸着工程、 前記ゲート金属蒸着工程で形成されたゲート金属を蝕刻
    マスクとして使用して、前記ｐ型ＩｎＰ層を選択蝕刻し
    、前記ｐ型ＩｎＰ層蝕刻が終った後、表面に露出された
    前記ＧａＩｎＡｓ　（Ｐ）層を選択蝕刻してｐｎ接合両
    側に大きなアンダーカットを形成するＩｎＰ層及びＧａ
    ＩｎＡｓ　（Ｐ）層選択蝕刻工程、及び前記ｎ型ＩｎＰ
    層に抵抗性接触が良くできる金属を蒸着してソースとド
    レーン電極を形成するソース及びドレーン金属蒸着工程
    で構成され、前記リソグラフィにより決定されるマスク
    上の長さより短いゲート長さを得ると共に、自己整列方
    法により電極を形成することを特徴とする接合型電界効
    果トランジスターの製造方法。
  11. 【請求項１１】　　前記ＧａＩｎＡｓ　（Ｐ）層及びｎ
    型■ｎＰ層選択蝕刻工程で蝕刻されたＧａＩｎＡｓ　（
    Ｐ）蝕刻面は（１１１）、　　（１１１）Ｉｎ面であり
    、蝕刻角度が５４．４４°であることを特徴とする請求
    項１０記載の接合型電界効果トランジスターの製造方法
    。
  12. 【請求項１２】　　前記第２次エピタキシ成長工程で形
    成されるｐ型ＩｎＰ層は有機金属気相エピタキシ成長法
    により成長させることを特徴とする請求項１０記載の接
    合型電界効果トランジスターの製造方法。
  13. 【請求項１３】　　前記第２次エピタキシ成長工程で形
    成されるｐ型ＩｎＰ層は液相エピタキシ成長法により成
    長させることを特徴とする請求項１０記載の接合型電界
    効果トランジスターの製造方法。
  14. 【請求項１４】　　前記第２次エピタキシ成長工程で成
    長されるｐ型ＩｎＰ層のドーピング濃度は１０１８ｃｍ
    −３以上であることを特徴とする請求項１０記載の接合
    型電界効果トランジスターの製造方法。
  15. 【請求項１５】　　前記ゲート金属蒸着工程で用いられ
    た金属はＡｕ−Ｚｎ／Ａｕであることを特徴とする請求
    項１０記載の接合型電界効果トランジスターの製造方法
    。
  16. 【請求項１６】　　前記ソース及びドレーン金属蒸着工
    程で用いられた金属はＡｕ−Ｇｅ／Ａｕであることを特
    徴とする請求項１０記載の接合型電界効果トランジスタ
    ーの製造方法。
  17. 【請求項１７】　　前記ゲート金属蒸着工程では前記ゲ
    ート金属はリフト−オフ方法により蒸着して形成するこ
    とを特徴とする請求項１０記載の接合型電界効果トラン
    ジスターの製造方法。
  18. 【請求項１８】　　前記ソース及びドレーン金属蒸着工
    程では金属を前工程で形成されたアンダーカットを利用
    して電極間の区分なく全面にリフト−オフ方法により蒸
    着して自己整列されるようにすることを特徴とする請求
    項１０記載の接合型電界効果トランジスターの製造方法
    。
  19. 【請求項１９】　　接合型電界効果トランジスターを製
    造する方法において、半絶縁ＩｎＰ基板上に第１番目の
    チャンネル層としてＧａＩｎＡｓチャンネル層を成長さ
    せた後、その上に第２番目のチャンネル層としてＩｎＰ
    チャンネル層を成長する第１次エピタキシ成長工程、前
    記第１次エピタキシ成長工程後、リソグラフィによるフ
    ォトレジストで蝕刻マスクを形成し、選択蝕刻液で前記
    ＩｎＰチャンネル層のみを異方性選択蝕刻するＩｎＰ層
    選択蝕刻工程、 前記ＩｎＰ層選択蝕刻工程後、蝕刻マスク用フォトレジ
    ストパターンを全て除去し、ｐｎ接合のためにＧａＩｎ
    Ａｓ層を成長させる第２次エピタキシ成長工程、前記第
    ２次エピタキシ成長が終った後、前記ＧａＩｎＡｓ層に
    抵抗性接触が良くできる金属を蒸着してゲート電極を形
    成させるゲート金属蒸着工程、 前記ゲート金属蒸着工程で形成されたゲート金属を蝕刻
    マスクとして使用して前記ＧａＩｎＡｓ層を選択蝕刻し
    、前記ＧａＩｎＡｓ層蝕刻が終った後、表面に露出され
    た前記ＩｎＰ層を選択蝕刻して、ｐｎ接合両側に大きな
    アンダーカットを形成するＧａＩｎＡｓ層及びＩｎＰ層
    選択蝕刻工程、及び 前記基板上に形成された第１番目のＧａＩｎＡｓチャン
    ネル層に抵抗性接触が良くできる金属を蒸着してソース
    とドレーン電極を形成するソース及びドレーン金属蒸着
    工程で構成され、前記リソグラフィにより決定されるマ
    スク上の長さより短いゲート長さを得ると共に自己整列
    方法により電極を形成することを特徴とする接合型電界
    効果トランジスターの製造方法。
  20. 【請求項２０】　　前記第２次エピタキシ成長工程で形
    成されるＧａＩｎＡｓの３元組成層は有機金属気相エピ
    タキシ成長法により成長させることを特徴とする請求項
    １９記載の接合型電界効果トランジスターの製造方法。
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