JPH02191345A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02191345A JPH02191345A JP1010692A JP1069289A JPH02191345A JP H02191345 A JPH02191345 A JP H02191345A JP 1010692 A JP1010692 A JP 1010692A JP 1069289 A JP1069289 A JP 1069289A JP H02191345 A JPH02191345 A JP H02191345A
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- Japan
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- gate electrode
- layer
- electrode
- gaas
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関するもの
で、特にヘテロ接合を利用した電界効果トランジスタの
製造方法に関する。
で、特にヘテロ接合を利用した電界効果トランジスタの
製造方法に関する。
従来技術の一例としてＧａＡＳとＡｊ？ＧａＡｓの異種
接合の場合について説明する。ＧａＡＳとＡｊ’ＧａＡ
ｓのへテロ接合を用いた電界効果トランジスタ（以下Ｆ
ＥＴと記す）は、ＧａＡｓのみを用いたＦＥＴ （ＭＥ
ＳＦＥＴ）より高速、高性能な素子として考えられ、低
雑音素子及び高速ＩＣへ応用されている。
接合の場合について説明する。ＧａＡＳとＡｊ’ＧａＡ
ｓのへテロ接合を用いた電界効果トランジスタ（以下Ｆ
ＥＴと記す）は、ＧａＡｓのみを用いたＦＥＴ （ＭＥ
ＳＦＥＴ）より高速、高性能な素子として考えられ、低
雑音素子及び高速ＩＣへ応用されている。
ＦＥＴ０高性能化には、微細ゲート電極の形成とソース
抵抗の低減が不可欠である。ソース抵抗の低減に関して
は、第２図（ａ）に示すように、ゲート部が掘り込まれ
、ソース・ドレイン領域がゲート電極７の側面に形成さ
れるリセス構造が採用されている。また微細ゲート電極
形成に関しては、エレクトロンビーム（以下ＥＢと記す
）直溝により０．３〜０．４μｍのゲート電極形成が最
近成されている。なお図中、１は半絶縁性ＧａＡｓ基板
、２は高純度ＧａＡｓ層、３はＮ型Ａｌ１ＧａＡＳ層、
４はＮ型ＧａＡｓ層、５はソース電極、６はドレイン電
極である。
抵抗の低減が不可欠である。ソース抵抗の低減に関して
は、第２図（ａ）に示すように、ゲート部が掘り込まれ
、ソース・ドレイン領域がゲート電極７の側面に形成さ
れるリセス構造が採用されている。また微細ゲート電極
形成に関しては、エレクトロンビーム（以下ＥＢと記す
）直溝により０．３〜０．４μｍのゲート電極形成が最
近成されている。なお図中、１は半絶縁性ＧａＡｓ基板
、２は高純度ＧａＡｓ層、３はＮ型Ａｌ１ＧａＡＳ層、
４はＮ型ＧａＡｓ層、５はソース電極、６はドレイン電
極である。
このような構造のＦＥＴは、基本的に以下のような工程
で製造されている。第２図（ｂ）〜（ｄ）に素子の断面
図を示し、工程を説明する。
で製造されている。第２図（ｂ）〜（ｄ）に素子の断面
図を示し、工程を説明する。
まず、第２図（ｂ）に示すように、高抵抗ＧａＡｓ基板
１上に分子線エピタキシ（ＭＢＥ）法により、高純度Ｇ
ａＡｓ層２． Ｎ型ＡｌＧａＡｓ層３、Ｎ型ＧａＡＳ層
４を形成する。ここで、高純度Ｇ ａ Ａ ｓ Ｊｉ！
２はチャネル層、Ｎ型ＡｌＧａＡｓＮ３はキャリア供
給層、Ｎ型Ｇ ａ Ａ ｓ ’ｆｆＪ ４はソース抵抗
低減のためのキャンプ層である。
１上に分子線エピタキシ（ＭＢＥ）法により、高純度Ｇ
ａＡｓ層２． Ｎ型ＡｌＧａＡｓ層３、Ｎ型ＧａＡＳ層
４を形成する。ここで、高純度Ｇ ａ Ａ ｓ Ｊｉ！
２はチャネル層、Ｎ型ＡｌＧａＡｓＮ３はキャリア供
給層、Ｎ型Ｇ ａ Ａ ｓ ’ｆｆＪ ４はソース抵抗
低減のためのキャンプ層である。
次に、メサエッチングあるいはＢ”イオン注入により素
子分離を行う。次に、第２図（ｃ）に示すように、ソー
ス電極５及びドレイン電極６のオーミック電極を所定の
間隔をおいて形成する。続いて、第２図（ｄ）に示すよ
うに、ソース電極５とドレイン電極６間のいわゆるチャ
ネル領域の所望の位置に開口部を残して他を被覆するレ
ジストＮ８を形成する０次に、第２図（ａ）に示すよう
に、レジストをマスクとして半導体Ｎ４に凹部、いわゆ
るリセス領域を形成した後、周知の真空蒸着法によりＴ
ｉ ／ Ａ ｕ等のゲート電極材料を被着させ、その
後、リフトオフ法を適用することによりショットキバリ
アゲート電極７がリセス内に選択的に形成されたリセス
ゲート構造を得る。
子分離を行う。次に、第２図（ｃ）に示すように、ソー
ス電極５及びドレイン電極６のオーミック電極を所定の
間隔をおいて形成する。続いて、第２図（ｄ）に示すよ
うに、ソース電極５とドレイン電極６間のいわゆるチャ
ネル領域の所望の位置に開口部を残して他を被覆するレ
ジストＮ８を形成する０次に、第２図（ａ）に示すよう
に、レジストをマスクとして半導体Ｎ４に凹部、いわゆ
るリセス領域を形成した後、周知の真空蒸着法によりＴ
ｉ ／ Ａ ｕ等のゲート電極材料を被着させ、その
後、リフトオフ法を適用することによりショットキバリ
アゲート電極７がリセス内に選択的に形成されたリセス
ゲート構造を得る。
以上のような製造方法では、リセスは、ＡＪＧａＡＳと
ＧａＡＳの選択性がないリン酸系のエツチング液で、開
口するため、素子のしきい値電圧並びに特性のバラツキ
が大きくウェハー面内の均一性が非常に悪い。
ＧａＡＳの選択性がないリン酸系のエツチング液で、開
口するため、素子のしきい値電圧並びに特性のバラツキ
が大きくウェハー面内の均一性が非常に悪い。
一方、第３図に示すようなＡＩ！ＧａＡｓとＧａＡｓと
の選択比が大きいＣＣｌ ｔ Ｆ ｚ ＋ Ｈｅ系のガ
スを用い、リセス開口部をドライエツチングで形成する
方法も考えられる。この場合、リセス部の掘り込みはＡ
ｊ？ＧａＡＳ層で停止し、高均一性が期待される。しか
しながら、ＥＢ露光用のレジストは耐ドライエツチ性が
ないため、ＥＢ露光で漱細なゲートを形成しようとして
もドライエッチは使用できない。また耐ドライエツチ性
がある光学露光用レジストを用いゲート形成を行っても
０．３〜０．４μｍの長さのゲートはできない。
の選択比が大きいＣＣｌ ｔ Ｆ ｚ ＋ Ｈｅ系のガ
スを用い、リセス開口部をドライエツチングで形成する
方法も考えられる。この場合、リセス部の掘り込みはＡ
ｊ？ＧａＡＳ層で停止し、高均一性が期待される。しか
しながら、ＥＢ露光用のレジストは耐ドライエツチ性が
ないため、ＥＢ露光で漱細なゲートを形成しようとして
もドライエッチは使用できない。また耐ドライエツチ性
がある光学露光用レジストを用いゲート形成を行っても
０．３〜０．４μｍの長さのゲートはできない。
本発明の目的は、以上のような従来技術における性能の
限界を打破し、高均一・高性能な電界効果トランジスタ
の製造方法を提供することにある。
限界を打破し、高均一・高性能な電界効果トランジスタ
の製造方法を提供することにある。
本発明の電界効果トランジスタの製造方法は、異種の半
導体材料を積層してウェハーを形成する工程と、 前記ウェハー上に仮のゲート電極を形成する工程と、 前記仮のゲート電極の両側の前記ウェハー表面に表面の
半導体層と異なる半導体層を選択的に積層させる工程と
、 前記仮のゲート電極を除去し、除去したゲート領域の半
導体層を選択的にエツチングする工程と、ゲート電極、
ソース電極、ドレイン電極を同時に形成する工程とを含
むことを特徴とする。
導体材料を積層してウェハーを形成する工程と、 前記ウェハー上に仮のゲート電極を形成する工程と、 前記仮のゲート電極の両側の前記ウェハー表面に表面の
半導体層と異なる半導体層を選択的に積層させる工程と
、 前記仮のゲート電極を除去し、除去したゲート領域の半
導体層を選択的にエツチングする工程と、ゲート電極、
ソース電極、ドレイン電極を同時に形成する工程とを含
むことを特徴とする。
以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の一実施例を説明するための模式的断面図で
ある。
図は本発明の一実施例を説明するための模式的断面図で
ある。
この素子は以下のようにして製作される。まず、第１図
（ａ）に示すように、半絶縁性ＧａＡｓ１板１上に、Ｍ
ＢＥ法を用いチャネル層となる高純度Ｇ ａ Ａ ｓ
Ｎ ２を１μｍ、次に、キャリア供給層となる不純物濃
度２ ＸＩＯ”ｃ ｍ−’のＳｉドープＮ型のＡｌｌＧ
ａＡｓ層３を２００人、次にキャンプ層として不純物濃
度Ｉ ＸＩＯ”ｃ ｍ−’のＳＬドープＮ型ＧａＡｓ層
４を２０００人成長する。このように形成されたウェハ
ーを用い、素子分離としてＢ゛を１００ｋ ｅ Ｖ、
ｌ ｘｌＱ”ｃ ｍ−”でイオン注入を行う。
（ａ）に示すように、半絶縁性ＧａＡｓ１板１上に、Ｍ
ＢＥ法を用いチャネル層となる高純度Ｇ ａ Ａ ｓ
Ｎ ２を１μｍ、次に、キャリア供給層となる不純物濃
度２ ＸＩＯ”ｃ ｍ−’のＳｉドープＮ型のＡｌｌＧ
ａＡｓ層３を２００人、次にキャンプ層として不純物濃
度Ｉ ＸＩＯ”ｃ ｍ−’のＳＬドープＮ型ＧａＡｓ層
４を２０００人成長する。このように形成されたウェハ
ーを用い、素子分離としてＢ゛を１００ｋ ｅ Ｖ、
ｌ ｘｌＱ”ｃ ｍ−”でイオン注入を行う。
次に、ウェハー全面にＣＶＤ法により５ｉ０２膜を２０
００人被着５た後、レジストをマスクとして、ＳＦ６ガ
スによりドライエッチを行い、第１図（ｂ）に示すよう
に、０．３μｍ長の仮ゲート電極９を形成する。その後
、第１図（Ｃ）に示すように、ＧａＡｓ層と仮ゲート電
極のＳｉＯ□の選択エピタキシャル成長により、ＡＩ！
ＧａＡｓＪｉｌＯを仮ゲート電極９の両側に５０人成長
して積層させる。
００人被着５た後、レジストをマスクとして、ＳＦ６ガ
スによりドライエッチを行い、第１図（ｂ）に示すよう
に、０．３μｍ長の仮ゲート電極９を形成する。その後
、第１図（Ｃ）に示すように、ＧａＡｓ層と仮ゲート電
極のＳｉＯ□の選択エピタキシャル成長により、ＡＩ！
ＧａＡｓＪｉｌＯを仮ゲート電極９の両側に５０人成長
して積層させる。
次に、仮ゲート電極９をＨＦ等で除去した後、ＣＣβｚ
Ｆｚ＋ｌ（ｅ系のガスを用いて、ドライエッチを行い、
第１図（ｄ）に示すようにゲートリセス１１を形成する
。第３図において説明したように、Ｃ（ｌｔＦ、＋Ｈｅ
系のガスにより、ＧａＡｓとＡｊ！ＧａＡｓは選択的に
ドライエツチングできる。
Ｆｚ＋ｌ（ｅ系のガスを用いて、ドライエッチを行い、
第１図（ｄ）に示すようにゲートリセス１１を形成する
。第３図において説明したように、Ｃ（ｌｔＦ、＋Ｈｅ
系のガスにより、ＧａＡｓとＡｊ！ＧａＡｓは選択的に
ドライエツチングできる。
したがって仮ゲート電極９を除去したＧａＡｓＪ１４の
領域のみが掘り込まれる。
領域のみが掘り込まれる。
その後、第１図（６）に示すように、ゲート金属となり
、しかも高濃度ＧａＡＳ層４とノンアロイオーミックと
なるＴ ｉ ／ Ａ ｕをセルファライン的に蒸着して
、ゲート電極７．ソース電極５．ドレイン電極６を同時
に形成して、素子が完成する。
、しかも高濃度ＧａＡＳ層４とノンアロイオーミックと
なるＴ ｉ ／ Ａ ｕをセルファライン的に蒸着して
、ゲート電極７．ソース電極５．ドレイン電極６を同時
に形成して、素子が完成する。
このように作製したＦＥＴでは、リセス形成を選択ドラ
イエッチを用いているために、ウェハー面内のしきい値
電圧並びに素子特性の均一性が非常によく、さらにゲー
ト長はドライエッチで形成した仮ゲート電極の長さで決
まるため、０．３〜０．４μｍとＥＢ露光と同程度の微
細ゲートが形成され、高性能な素子が実現できた。
イエッチを用いているために、ウェハー面内のしきい値
電圧並びに素子特性の均一性が非常によく、さらにゲー
ト長はドライエッチで形成した仮ゲート電極の長さで決
まるため、０．３〜０．４μｍとＥＢ露光と同程度の微
細ゲートが形成され、高性能な素子が実現できた。
上記実施例は高純度ＧａＡｓとＮ型Ａｊ！ＧａＡＳの接
合の電界効果トランジスタの場合について述べたが、高
純度ＧａＡｓ層の上部にＮ型ＧａＡＳＮ％このＮ型Ｇａ
Ａ ｓＪｉ上に高純度ＡＩＧａＡＳ層、この高純度Ａ
ｌＧａＡｓ層上にＮ型ＧａＡ３層が積層されているＮ型
ＧａＡｓと高純度Δ１ＧａＡｓの接合の電界効果トラン
ジスタにおいても、同様に作製される。さらに、他の異
種材料を用いた電界効果トランジスタにおいても選択比
があるガスを用いて、同様に作製することが可能である
。
合の電界効果トランジスタの場合について述べたが、高
純度ＧａＡｓ層の上部にＮ型ＧａＡＳＮ％このＮ型Ｇａ
Ａ ｓＪｉ上に高純度ＡＩＧａＡＳ層、この高純度Ａ
ｌＧａＡｓ層上にＮ型ＧａＡ３層が積層されているＮ型
ＧａＡｓと高純度Δ１ＧａＡｓの接合の電界効果トラン
ジスタにおいても、同様に作製される。さらに、他の異
種材料を用いた電界効果トランジスタにおいても選択比
があるガスを用いて、同様に作製することが可能である
。
以上説明したように、本発明によれば、微細ゲートでし
かも選択ドライエッチが使用でき、高性能・高均一な電
界効果トランジスタが実現できる。
かも選択ドライエッチが使用でき、高性能・高均一な電
界効果トランジスタが実現できる。
第１図（ａ）〜（ｅ）は、本発明の詳細な説明するため
の素子断面図、 第２図（ａ）〜（ｄ）は、従来例を説明するための素子
断面図、 第３図は、ＣＣ１ｚＦｔ＋Ｈｅ系のエツチングレートを
表した図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・高純度ＧａＡｓＭ ３・・・・・Ｎ型ＡｌＧａＡｓ層 ４・・・・・Ｎ型ＧａＡｓ層 ５・・・・・ソース電極 ６・・・・・ドレイン電極 ７・・・・・ゲート電極 ８・・・・・レジスト ９・・・・・ＳｉＯ□仮ゲート電極 １０・・・・・再成長ＡｒＧａＡｓ層 １１・・・・・ゲートリセス （Ｇ） （ｂ） 代理人 弁理士 岩 佐 義 幸 （Ｃ） 第１図 （ｄ） （ｅｉ） 第１図 第２図 （Ｃ） 第２図 エラ子ンＩ：Ｊ時間（ｓｅｃ） 第３図
の素子断面図、 第２図（ａ）〜（ｄ）は、従来例を説明するための素子
断面図、 第３図は、ＣＣ１ｚＦｔ＋Ｈｅ系のエツチングレートを
表した図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・高純度ＧａＡｓＭ ３・・・・・Ｎ型ＡｌＧａＡｓ層 ４・・・・・Ｎ型ＧａＡｓ層 ５・・・・・ソース電極 ６・・・・・ドレイン電極 ７・・・・・ゲート電極 ８・・・・・レジスト ９・・・・・ＳｉＯ□仮ゲート電極 １０・・・・・再成長ＡｒＧａＡｓ層 １１・・・・・ゲートリセス （Ｇ） （ｂ） 代理人 弁理士 岩 佐 義 幸 （Ｃ） 第１図 （ｄ） （ｅｉ） 第１図 第２図 （Ｃ） 第２図 エラ子ンＩ：Ｊ時間（ｓｅｃ） 第３図
Claims (1)
- （１）異種の半導体材料を積層してウェハーを形成する
工程と、 前記ウェハー上に仮のゲート電極を形成する工程と、 前記仮のゲート電極の両側の前記ウェハー表面に表面の
半導体層と異なる半導体層を選択的に積層させる工程と
、 前記仮のゲート電極を除去し、除去したゲート領域の半
導体層を選択的にエッチングする工程と、ゲート電極、
ソース電極、ドレイン電極を同時に形成する工程とを含
むことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010692A JP2745624B2 (ja) | 1989-01-19 | 1989-01-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010692A JP2745624B2 (ja) | 1989-01-19 | 1989-01-19 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191345A true JPH02191345A (ja) | 1990-07-27 |
| JP2745624B2 JP2745624B2 (ja) | 1998-04-28 |
Family
ID=11757335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010692A Expired - Fee Related JP2745624B2 (ja) | 1989-01-19 | 1989-01-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745624B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6117713A (en) * | 1997-02-12 | 2000-09-12 | Denso Corporation | Method of producing a MESFET semiconductor device having a recessed gate structure |
| JP2008263146A (ja) * | 2007-04-13 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-01-19 JP JP1010692A patent/JP2745624B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6117713A (en) * | 1997-02-12 | 2000-09-12 | Denso Corporation | Method of producing a MESFET semiconductor device having a recessed gate structure |
| JP2008263146A (ja) * | 2007-04-13 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745624B2 (ja) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |