JPH04211200A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】この発明は半導体装置に関し、特
に、単一の金属基板上にモジュール化されたブリッジ接
続のパワースイッチングデバイスおよびその制御回路の
、ノイズ等による誤動作の防止に関する。 ［０００２］

【従来の技術】図１２はモータ等を駆動するための、３
相ブリツジ構成の従来のインバータ回路を示す回路図で
ある。このインバータ回路は６つのパワーＮＰＮトラン
ジスタ１〜６を含む。トランジスタ１と２，３と４，５
と６はそれぞれトーテムポール接続され、電源端子Ｐ。 Ｎ間に並列に接続されている。電源端子Ｐ、　Ｎ間には
端子Ｐ側を正とする高電圧が印加される。トランジスタ
１のエミッタとトランジスタ２のコレクタの接続点がＵ
相の出力端子Ｕに接続され、トランジスタ３のエミッタ
とトランジスタ４のコレクタの接続点が■相の出力端子
Ｖに接続され、トランジスタ５のエミッタとトランジス
タ６のコレクタの接続点がＷ相の出力端子Ｗに接続され
ている。各トランジスタ１〜６のエミッタ・コレクタ間
にはフライホイールダイオード７〜１２がそれぞれ接続
されている。

【０００３】　トランジスタ１〜６のベースには、トラ
ンジスタ１〜６のオン／オフを制御するための制御回路
１３〜１８がそれぞれ接続されている。制御回路１３〜
１８は、入力端子１９〜２４に与えられる制御信号を受
けてトランジスタ１〜６のベース駆動信号を生成するた
めのドライバ２５〜３０をそれぞれ含む。トランジスタ
１〜６は、入力端子１９〜２４に入力される制御信号に
応答してオン／オフする。制御回路１３〜１８はまた、
過電流、過電圧、過熱状態等を検出して適切な保護動作
をとる保護回路を必要に応じて含む。さらに、上アーム
側の制御回路１３，１５．１７は、入力端子１９，２１
゜２３に与えられる低電圧レベルの制御信号を高電圧レ
ベルにレベルシフトするためのフォトカプラ等のインタ
ーフェイス回路をも含む。制御回路１３〜１８は、ＩＣ
やディスクリートのトランジスタ、抵抗、コンデンサ等
により構成される。上アーム側の制御回路１３．　１５
．　１７の電源として、それぞれ個別の電源ＶＵＰ、　
ＶＶＰ、　ＶＷＰが設けられ、下アーム側の制御回路１
４，１６．１８の電源として、共通の電源ＶＮが設けら
れている。 ［０００４］図１２の回路は、電源Ｖｕｐ、　Ｖｖｐ、
　Ｖｗｐ。 ＶＮ　を除き、単一の金属基板上にモジュール化して形
成される。上アーム側の電源ＶＵＰ、　ＶＶＰ、　Ｖｌ
ＩＰは、下アーム側の電源ＶＮを金属基板上に形成され
たチャージポンプ回路で昇圧することにより、モジュー
ル内で生成されることもできる。 ［０００５１図１３は、図１２の回路を単一の金属基板
上に形成したときのＵ相の部分の構造を示す断面図であ
る。アルミニウム基板３１上に絶縁層３２が形成され、
その上にプリント配線基板の配線パターンと類似の銅パ
ターン３３が形成される。パワートランジスタ１，２お
よび制御回路１３．１４は半田付等により銅パターン３
３上に固定される。アルミニウムワイヤ３４．３５はベ
ースワイヤであり、アルミニウムワイヤ３６．３７はエ
ミッタワイヤである。銅パターン３３は図外で適当につ
ながっており、そのつながりのうちの一部を接続線３８
．３９で等測的に示す。このようにして図１２のＵ相の
回路部分が単一のアルミニウム基板３１上に形成され、
同じくアルミニウム基板３１上に形成された外部端子Ｕ
、　Ｎ、　Ｐ、　　１９．　２０を介して外部と接続さ
れるようになっている。 ［０００６１図１４は図１３のうち上アーム側の部分を
拡大して示す断面図である。銅パターン３３とアルミニ
ウム基板３１は絶縁層３２を間にはさんで対向している
ため、それらの間に容量が形成される。すなわち銅パタ
ーン３３はアルミニウム基板３１と容量結合している。 図１４において、出力端子ｕ　（したがってパワートラ
ンジスタ１のエミッタおよびパワートランジスタ２のコ
レクタならびに電源ＶｕＰのマイナス側）が接続された
銅パターン３３ａとアルミニウム基板３１との間の容量
をＣＩ、入力端子１９が接続された銅パターン３３ｂと
アルミニウム基板３１との間の容量を０２として示す。 また、銅パターン３３ａと３３ｂとの間のパターン間容
儀をＣ３として示す。アルミニウム基板３１に接続され
ている端子Ｓは説明のための便宜上のものである。 ［０００７］

【発明が解決しようとする課題】いま、端子Ｕ、　８間
に印加されたノイズが端子１９にどの様な影響を与える
かを考察するため、上記容量Ｃ１，Ｃ２，Ｃ３のみに注
目し、その他の容量は無視する。 ［０００８］図１５は容量Ｃ１，Ｃ２，Ｃ３を示す等価
回路図である。銅パターン３３ａの面積は銅パターン３
３ｂの面積より大きいため、容量ＣＩは容量Ｃ２よりも
大きい。また容量Ｃ３は、パターン間容量であるため、
容量Ｃ１，Ｃ２と比べると極めて小さい。したがって次
の関係が成り立つ。 ［０００９］

【数１】 Ｃ１＞Ｃ２＞＞Ｃ３ ［００１０１いま、端子Ｓに対して端子Ｕにノイズとし
てａｖ／ａｔ　（Ｕ）が印加されたとする。このとき、
端子Ｕに対して端子１９に加わるノイズｄＶ／ｄｔ　（
１９）は次式で表わすことができる。 ［００１１］

【数２】 ｄＶ　　　　　　　　ｄＶ　　　　　　　　　Ｃ２−（
１９）＝　−（Ｕ）・□ ｄｔ　　　　　　　　ｄｔ　　　　　　　Ｃ２＋Ｃ３［
００１２］数１の式の関係より、

【数３】 ｄｖ　　　　　　　ｄＶ −（１つ）　４−　　（Ｕ） ｄｔ　　　　　　　　ｄｔ ［００１３］　となり、端子Ｕに対して端子１９には、
端子Ｓに対して端子Ｕに印加されるのと同程度のノイズ
が表われることになる。図１２より明らかなように、端
子Ｕはパワートランジスタ１の出力電極（エミッタ）に
接続された出力端子であり、またパワートランジスタ１
の制御回路１３の基準電位を与えている。一方、端子１
９は制御回路１３の入力端子である。制御回路１３の基
準電位を与える端子Ｕに対し制御回路１３の制御入力を
与える端子１９にノイズが表われることにより、回路が
誤動作するという問題点があった。またこのようなノイ
ズは、入力端子１９のみならず、制御回路１３の種々の
信号経路にも表われ、例えば誤って保護機能（過電流、
過電圧保護など）が働く等の誤動作の原因となるという
不都合があった。さらにこのような不都合は、端子Ｕの
みならず、アルミニウム基板３１に対して端子Ｖ、　Ｗ
。 Ｐ、　Ｎ　（すなわちパワートランジスタ１〜６の電流
経路）にノイズが印加された場合にも同様に生じる。 ［００１４］　この発明は上記のような問題点を解消す
るためになされたもので、ノイズによって誤動作するこ
とのない、金属基板上に配置されたブリッジ接続のパワ
ースイッチングデバイスおよびその制御回路より成る半
導体装置を得ることを目的とする。 ［００１５］発明の他の目的は、上記主目的を達成する
ことができるのに加え、パワースイッチングデバイスを
高速動作させた場合の金属基板への漏洩電流を低減でき
るようにした半導体装置を提供することにある。 ［００１６］

【課題を解決するための手段】請求項１の半導体装置は
、金属基板と、この金属基板上に形成された第１の絶縁
層と、この第１の絶縁層上に形成され、トーテムポール
接続された第１．第２のパワースイッチング素子と、第
１の絶縁層上に形成された導電体より成る第１．第２の
シールドパターンと、第１のシールドパターン上に形成
された第２の絶縁層と、第２のシールドパターン上に形
成された第３の絶縁層と、第２の絶縁層上に形成され、
第１のパワースイッチング素子のオン／オフを制御する
ための第１の制御回路と、第３の絶縁層上に形成され、
第２のパワースイッチング素子のオン／オフを制御する
ための第２の制御回路と、第１のシールドパターンを第
１のパワースイッチング素子の出力電極の電位に応じた
電位に接続する第１の接続手段と、第２のシールドパタ
ーンを第２のパワースイッチング素子の出力電極の電位
に応じた電位に接続する第２の接続手段とを備えて構成
されている。 ［００１７］請求項２の半導体装置では、上記第１の発
明の半導体装置において、少なくとも第１．第２のシー
ルドパターンと第１の絶縁層との間に、第１の絶縁層上
に形成され且つ一定の基準電圧が印加された第３のシー
ルドパターンと、この第３のシールドパターンと前記第
１または第２シールドパーターンの間に形成された第４
の絶縁層とを介設している。 ［００１８］

【作用】第１の発明における第１．第２の制御回路は、
金属基板上に、第１の絶縁層と、第１．第２のシールド
パターンと、第２．第３の絶縁層とをそれぞれ介して形
成されている。このため、第１．第２の制御回路と金属
基板との直接の容量結合はなくなる。一方、第１．第２
の制御回路と第１．第２のシールドパターンとの間の容
量は大きい。第１．第２のシールドパターンは第１．第
２のパワースイッチング素子の出力電極の電位に応じた
電位にそれぞれ固定され、このため、金属基板に対して
第１．第２のパワースイッチング素子の電流経路にノイ
ズが印加された場合、金属基板に対して制御回路にもノ
イズが表われる。その結果、第１．第２のパワースイッ
チング素子の出力電極から見ると制御回路にはノイズが
無いのと等価になり、制御回路の誤動作が回避できる。 ［００１９］第２の発明による半導体装置では、第３の
シールドパターンが一定の基準電位に固定されているこ
とにより、第１．第２のシールドパターンと金属基板の
間の直接の容量結合がなくなり、したがってパワースイ
ッチング素子のオンオフに伴って金属基板に流れる漏洩
電流が極めて低減される。

【００２０】

【実施例】図１は、この発明による半導体装置の一実施
例である３相ブリツジ構成のインバータ回路を示す回路
図である。回路構成は前述した図１２の従来のインバー
タ回路と同じであるので、説明は省略する。 ［００２１１この実施例では、上アーム側の制御回路１
３．１５．１７は、それぞれ個別のシールドパターン１
０１．１０２，１０３上に形成されている。また下アー
ム側の制御回路１４，１６．１８は、共通のシールドパ
ターン１０４上に形成されている。シールドパターン１
０１．１０２，１０３はそれぞれ出力端子Ｕ、　Ｖ、　
Ｗの電位（すなわちパワートランジスタ１．　３．　５
の出力電極（エミッタ）の電位）に固定され、シールド
パターン１０４は電源端子Ｎの電位（すなわちパワート
ランジスタ２．　４．　６の出力電極（エミッタ）の電
位）に固定される。制御回路１３，１５．１７はそれぞ
れパワートランジスタ１．　３．　５のエミッタ電位を
基準として動作し、制御回路１４，１６．１８はパワー
トランジスタ２、４．　６の共通のエミッタ電位を基準
として動作するようになっているので、シールドパター
ン１０１，１０２．１０３の電位はそれぞれ制御回路１
３．　１５．　１７の基準電位と同電位に保たれ、シー
ルドパターン１０４の電位は制御回路１４，１６．１８
の共通の基準電位と同電位に保たれることになる。 ［００２２］図２は、図１の回路を単一の金属基板上に
形成したときのＵ相の部分の構造を示す断面図である。 アルミニウム基板３１上に絶縁層３２が形成され、その
上にプリント配線基板の配線パターンと類似の銅パター
ン３３およびシールドパターン１０１，１０４が形成さ
れる。シールドパターン１０１，１０４は銅パターン３
３と同じく銅のパターンである。銅パターン３３はシー
ルドパターン１０１，１０４と同じ厚みでもよく、また
それよりも厚くしてもよい。同じ厚みのときは両者を同
時に形成できる。 ［００２３］シールドパターン１０１，１０４上には絶
縁層１０５，１０６がそれぞれ形成され、それらの上に
銅パターン３３と類似の銅パターン４１が形成される。 パワートランジスタ１，２は従来と同じく半田付等によ
り銅パターン３３上に固定され、−力制御回路１３，１
４は半田付等により銅パターン４１上に固定される。 ［００２４］絶絶縁１０５にはスルーホール１０７が設
けられ、このスルーホール１０７を介して、電源Ｖｕｐ
のマイナス側（すなわちパワートランジスタ１の出力電
極（エミッタ）側）と接続された銅パターン４１ａとシ
ールドパターン１０１とが接続されている。また絶縁層
１０６にはスルーホール１０８が設けられ、このスルー
ホール１０８を介して、電源ＶＮのマイナス側（すなわ
ちパワートランジスタ２の出力電極（エミッタ）側）と
接続された銅パターン４１ｂとシールドパターン１０４
とが接続されている。 ［００２５］アルミニウムワイヤ３４．３５はベースワ
イヤであり、アルミニウムワイヤ３６．３７はエミッタ
ワイヤである。銅パターン３３同士あるいは銅パターン
４１同士は図外で適当につながっており、また銅パター
ン３３と４１もアルミニウムワイヤ等により適当につな
ぐことができる。そのつながりのうちの一部を接続線４
２．４３で等測的に示す。このようにして、図１のＵ相
の回路部分が単一のアルミニウム基板３１上に形成され
、同じくアルミニウム基板３１上に形成された外部端子
Ｕ、　Ｎ、　Ｐ、　　１９．　２０を介して外部と接続
されるようになっている。 ［００２６］なお、外部端子Ｕ、　Ｎ、　Ｐは絶縁層３
２上に形成され、外部端子１９．２０はそれぞれ絶縁層
１０１．１０４上に形成される。 ［００２７］図３は図２のうち上アーム側の部分を拡大
して示す断面図である。銅パターン３３とアルミニウム
基板３１は絶縁層３２を間にはさんで対向しているので
、それらの間に容量が形成される。また、銅パターン４
１とシールドパターン１０１も絶縁層１０５を間にはさ
んで対向しているので、それらの間に容量が形成される
。図３において、出力端子Ｕ　（したがって、パワート
ランジスタ１のエミッタおよびパワートランジスタ２の
コレクタならびに電源Ｖｕｐのマイナス側）が接続され
た銅パターン３３ａとアルミニウム基板３１との間の容
量を０１として示す。この容量ＣＩには、シールドパタ
ーン１０１の電位が出力端子Ｕの電位と同電位であるの
で、シールドパターン１０１とアルミニウム基板３１と
の間の容量も含まれる。また、入力端子１９が接続され
た銅パターン４１ｃとシールドパターン１０１との間の
容量を０４として示す。さらに、銅パターン４１ｃとア
ルミニウム基板３１とを直接に容量結合する容量をＣ５
とする。アルミニウム基板３１に接続されている端子Ｓ
は説明のための便宜上のものである。いま、端子Ｕ、Ｓ
間に印加されたノイズが端子１９にどの様な影響を与え
るかを考察するため、上記容量ＣＩ、Ｃ４，Ｃ５にのみ
注目し、その他の容量は無視する。 ［００２８１図４は容量Ｃ１，Ｃ４，Ｃ５を示す等価回
路図である。銅パターン３３ａおよびシールドパターン
１０１を合せた面積は銅パターン４１ｃの面積よりも大
きいため、容量Ｃ１は容量Ｃ４よりも大きい。また容量
Ｃ５は、銅パターン４１ｃとアルミニウム基板３１の直
接の容量結合の容量であるが、銅パターン４１ｃとアル
ミニウム基板３１の間にはシールドパターン１０１が介
在し両者の直接の容量結合は阻止されているので、容量
Ｃ５は実質的にゼロに等しい。したがって、次の関係が
成り立つ。 ［００２９］

【数４】 ［００３０１いま、端子Ｓに対して端子Ｕにノイズとし
てａｖ／ａｔ　（Ｕ）が印加されたとする。このとき、
端子Ｕに対して端子１９に加わるノイズｄＶ／ｄｔ　（
１９）は次式で表わすことができる。 ［００３１］

【数５】 ｄＶ　　　　　　ｄＶ　　　　　　　Ｃ５−（１９）　
＝　−（Ｕ）・□ ｄｔ　　　　　　ｄｔ　　　　　Ｃ４＋Ｃ５［００３２
］数４の式の関係より、

【数６】 ｄＶ −（１９）　４０ ｄｔ ［００３３］となり、端子Ｓに対して端子Ｕにノイズが
印加されても、端子Ｕに対して端子１９にはノイズが表
われないことになる。すなわち、シールドパターン１０
１が端子Ｕと同電位に保たれているため、端子Ｓ（すな
わちアルミニウム基板３１）に対し端子Ｕにノイズが乗
った場合、シールドパターン１０１の電位も変動し、こ
れに応じシールドパターン１０１と容量結合している銅
パターン４１ｃ（すなわち端子１９）の電位も変動する
ことになる。したがって、端子Ｕから見れば、端子１９
にはノイズが無いのと等価になる。 ［００３４］端子Ｕはパワートランジスタ１の出力電極
（エミッタ）に接続された出力端子であり、またパワー
トランジスタ１の制御回路１３の基準電位を与えている
。一方、端子１９は制御回路１３の入力端子である。 アルミニウム基板３１に対して端子Ｕにノイズが印加さ
れたとしても、制御回路１３の基準電位を与える端子Ｕ
に対して制御回路１３の制御入力を与える端子１９にノ
イズが表われないので、回路が誤動作することがない。 ［００３５］また、入力端子１９のみならず、シールド
パターン１０１上に形成された制御回路１３の種々の信
号経路にも、端子Ｕに対してノイズが表われることが無
いので、例えば誤って保護機能（過電流、過電圧保護な
ど）が働く等の誤動作が回避できる。他の制御回路１４
〜１８についても同様である。 ［００３６］さらに、端子Ｕのみならず、アルミニウム
基板３１に対して端子Ｖ、　Ｗ、　Ｐ、　Ｎ　（すなわ
ちパワートランジスタ１〜６の電流経路）にノイズが印
加された場合にも、上述と同様にして誤動作が回避でき
る。なお、高電圧電源が接続される端子Ｐ、　Ｎ間には
大容量のコンデンサが一般に接続されるので、端子Ｐ、
　Ｎのノイズは全く同様に表われることになる。 ［００３７］なお、上記実施例では、シールドパターン
１０１〜１０４は対応のパワートランジスタ１〜６の出
力電極（エミッタ）の電位に直接に固定されているが、
必ずしもその必要はない。例えば図５に示すように、電
源ＶＮのプラス端子、マイナス端子間に比較的大容量の
コンデンサ４４が接続される場合には、パワートランジ
スタ２のエミッタ（すなわち端子Ｎ）にノイズが表われ
ると、これに応じて電源ＶＮのプラス側の電位も変動す
る。また図６に示すように、パワートランジスタ２のオ
フ時にベースに逆バイアスをかけるために抵抗４５およ
びダイオード４６．４７より成る逆バイアス回路をパワ
ートランジスタ２のエミッタに接続してエミッタ電位を
レベルシフトアップしている場合には、パワートランジ
スタ２のエミッタにノイズが表われると電源ＶＮのマイ
ナス側にも同様にノイズが表われる。なおダイオード４
６．４７はツェナーダイオードでもよい。シールドパタ
ーン１０４はパワートランジスタ２の出力電極（エミッ
タ）の電位に応じた電位に固定されれば前述の効果を発
揮できるので、パワートランジスタ２のエミッタに直接
に接続されることなく、例えば図５の場合であれば電源
ＶＮ　のプラス側、また例えば図６の場合であれば電源
ＶＮのマイナス側に接続されてもよい。このことは、他
のシールドパターン１０１〜１０３についても同様であ
る。 ［００３８］図２の実施例において、シールドパターン
１０１．１０４のアルミニウム基板３１上への配置は、
好ましくは次のいずれかの方法により行われる。第１の
方法において、絶縁層３２の上に銅パターン３３をまず
形成しておく。そして、絶縁層１０５の表面および裏面
に銅パターン４１およびシールドパターン１０１が形成
された構造体、ならびに絶縁層１０６の表面および裏面
に銅パターン４１およびシールドパターン１０４が形成
された積層体を、それぞれ両面のプリント基板等により
形成し、これらの積層体を絶縁層３２上の所定位置に配
置する。また第２の方法において、絶縁層３２の上に銅
パターン３３とシールドパターン１０１，１０４を同時
に形成する。そして、絶縁層１０５，１０６の表面に銅
パターン４１が形成された積層体をそれぞれ片面のプリ
ント基板等で形成し、これらの積層体をシールドパター
ン１０１，１０４上にそれぞれ配置する。 ［００３９］図７はこの発明による半導体装置の他の実
施例を示す断面図である。図２の実施例と異なり、シー
ルドパターン１０１，１０４が、絶縁層３２上に形成さ
れた比較的厚い絶縁層１０９，１１０の上にそれぞれ配
置されている。またパワートランジスタ１，２用の銅パ
ターン３３が比較的厚く形成されている。パワートラン
ジスタ１，２には大電流が流れるので、銅パターン３３
は厚い方が望ましい。 ［００４０１絶縁層１０９．シールドパターン１０１゜
絶縁層１０５および銅パターン４１の積層体は、２層の
プリント基板等により形成し、これを絶縁層３２上の所
定位置に配置するようにしてもよい。この実施例によれ
ば、前記積層体を銅パターン３３上に重ねて置き、面積
を削減できるという利点がある。

【００４１］なお、上記実施例では、シールドパターン
１０１．１０４の電位を固定する手段としてスルーホー
ル１０７，１０８を介した電気的接続について説明した
が、アルミニウムワイヤ、半田付、あるいは金属片より
成るショート部品等により接続してもよい。この場合、
絶縁層１０５，１０６の一部を除去してシールドパター
ン１０１，１０４の上面の一部を露出させれば接続がや
り易い。 ［００４２］ところで、上記図２もしくは図７等に示す
実施例の半導体装置では、上述の如きノイズによる制御
回路１３〜１８の誤動作を回避することができるものの
、シールドパターン１０１，１０４とアルミニウム基板
３１が絶縁層３２を間にはさんで対向し容量結合してい
るため、以下のような不都合が生じることがある。すな
わち、これらの半導体装置では、上アーム側のパワート
ランジスタ１．　３．　５の出力電極（エミッタ）の電
位が、各相の上アーム側と下アーム側のパワートランジ
スタのオンオフ状態により著しく変動する。例えば、Ｕ
相について見た場合、パワートランジスタ１がオンでパ
ワートランジスタ２がオフのときにはシールドパターン
１０１の電位は端子Ｐの電位に等しくなる一方、パワー
トランジスタ１がオフでパワートランジスタ２がオンの
ときにはシールドパターン１０１の電位は端子Ｎの電位
に等しくなる。したがって、パワートランジスタ１，２
を例えばＰＷＭ制御した場合、ベースに送るパルスのキ
ャリア周波数を高くすると、シールドパターン１０１の
電位は高速で変位し、その結果シールドパター１０１と
アルミニウム基板３１の間の容量によりアルミニウム基
板３１への漏洩電流が発生する。シールドパターン１０
１の面積は比較的大きく、したがってこのシールドパタ
ーン１０１とアルミニウム基板３１の間の容量もそれに
応じて大きなものとなるため、この容量により増加した
漏洩電流が装置の規格を超える虞があるのである。図８
および図９に示す実施例の半導体装置はこのようなアル
ミニウム基板３１への漏洩電流を低減するものである。 ［００４３］図８に示す３相ブリツジ構成のインバータ
回路も、図１と同様、前述した図１２の従来のインバー
タ回路と同一の回路構成であり、したがってここではそ
の説明は省略する。また、この図８の半導体装置も、そ
れぞれ制御回路１３，１５．１７の基準電位と同電位に
保たれたシールドパターン１０１，１０２，１０３．お
よび制御回路１４，１６．１８の共通の基準電位と同電
位に保たれたシールドパターン１０４を備えているが、
これらのシールドパターン１０１〜１０４は図１の場合
と同様に形成されたものであるので、ここでは詳細な説
明を省略する。 ［００４４］　この実施例では、アルミニウム基板３１
の上に形成された絶縁層３２と前記シールドパターン１
０１〜１０４との間にシールドパターン１１１と絶縁層
１１２が介設されている。シールドパターン１１１は絶
縁層３２の上に形成されており、シールドパターン１１
１の上に絶縁層１１２が形成されている。前記シールド
パターン１１１は、トーテムポール接続されたパワート
ランジスタ１，２（もしくはパワートランジスタ３，４
、パワートランジスタ５，６）の基準電位すなわち電源
端子Ｎの電位に固定されている。 ［００４５］シールドパターン１１１は例えば図９に示
すようにして電源端子Ｎの電位に固定されている。この
図９は、図８の回路を単一の金属基板上に形成したとき
のＵ相の部分の構造を示す断面図である。アルミニウム
基板３１上には図２の場合と同様の絶縁層３２が形成さ
れている。絶縁層３２の上にこの絶縁層３２と全面積が
重なる銅製のシールドパターン１１１が形成されている
。前記シールドパターン１１１の上にこのシールドパタ
ーン１１１の全面積と重なる絶縁層１１２が形成されて
いる。この絶縁層１１２の上には、図２の実施例におけ
る絶縁層３２の上と全く同様の構成で、銅パターン３３
、シールドパターン１０１，１０４が形成されている。 これら銅パターン３３、シールドパターン１０１゜１０
４の上の構成は図２と全く同様であるので、ここではそ
の説明を省略する。 ［００４６］前記絶縁層１１２には前記銅パターン３３
の一部である銅パターン３３ｃに対応する部分にスルー
ホール１１３が形設されており、このスルーホール１１
３を介して前記シールドパターン１１１は銅パターン３
３ｃに接続されている。銅パターン３３ｃはパワートラ
ンジスタ２の出力電極（エミッタ）と電源端子Ｎを中継
する端子である。すなわち、シールドパターン１１１は
銅パターン３３ｃを介して電源端子Ｎと接続され、これ
によって一定の基準電位に固定されている。 ［００４７］シールドパターン１０１，１０４と絶縁層
３２の間に以上のような一定の基準電位に固定されたシ
ールドパターン１１１と絶縁層１１２を設けたことによ
り、この実施例の半導体装置ではシールドパターン１０
１とアルミニウム基板３１間はシールドパターン１１１
によりシールドされ、それらの間の直接の容量結合はな
くなる。したがって、前述したようにシールドパターン
１０１の電位が高速で変位する場合でも、図２の実施例
の場合に比ベアルミニウム基板３１への漏洩電流はきわ
めて低減されることになる。 ［００４８］図１０に示す実施例の半導体装置は、図８
の半導体装置と同様、絶縁層３２とシールドパターン１
０１〜１０４の間に一定の基準電位に固定されたシール
ドパターン１１１Ａと絶縁層１１２Ａを設けている。し
かし、この実施例のシールドパターン１１１Ａおよび絶
縁層１１２Ａはパワートランジスタ１〜６に対応する箇
所には形成されていない。すなわち、シールドパターン
１１１Ａはパワートランジスタ１〜６の部分はシールド
しない構成となっている。この点においてのみ、この図
１０の半導体装置は前記図８の半導体装置と異なり、他
の部分については両者は同一の構成である。 ［００４９］図１１は図１０のＵ相の部分の構造を示す
断面図である。絶縁層３２の上には、パワートランジス
タ１，２に対応する部分を除く部分にシールドパターン
１１１Ａが形成されている。このシールドパターン１１
１Ａはアルミニウムワイヤ、半田付け、ショート部品等
を用いた外部配線１１４及び銅パターン３３ｃを介して
電源端子Ｎに接続されている。シールドパターン１１１
Ａの上に絶縁層１１２Ａが形成されており、この絶縁層
１１２Ａの上にシールドパターン１０１，１０４が形成
されている。これらシールドパターン１０１，１０４の
上の構成は既述の実施例の場合と同様であるのでここで
は説明を省略する。 ［００５０１一方、絶縁層３２上のパワートランジスタ
１．２に対応する部分には銅パターン３３が形成されて
いる。この銅パターン３３はシールドパターン１１１Ａ
と同時に形成しても良いしあるいは独立に形成しても良
い。銅パターン３３には半田付は等によりパワートラン
ジスタ１，２が接続されている。 ［００５１１なお、シールドパターン１１１Ａは、銅パ
ターン３３のうちパワートランジスタ４の出力端子を形
成する銅パターン３３ｃを拡大することによって形成す
るようにしても良い。このようにするとシールドパター
ン１１１Ａと電源端子Ｎを接続する外部配線が簡略化さ
れる。 ［００５２］図１０および図１１に示す実施例の半導体
装置によると、図８および図９の半導体装置と同様の理
由でアルミニウム基板３１への漏洩電流を低減すること
ができる。しかも、この実施例の場合、パワートランジ
スタ１〜６直下の絶縁層は絶縁層３２のみであるため、
パワートランジスタ１〜６の直下に絶縁層３２と絶縁層
１１２が二重に形成されている図８および図９の実施例
のものに比べ、パワートランジスタ１〜６の熱抵抗が低
減するという効果がある。 ［００５３］なお、図８および図１０に示す実施例にお
いては、絶縁層３２の上に形成したシールドパターン１
１１または１１１Ａを電源端子Ｎに接続して漏洩電流を
低減するようにしたが、シールドパターン１１１または
１１１Ａを電源端子Ｐに接続するようにしても同等の効
果を奏することができる。要するに、シールドパターン
１１１、ＩＩＩＡは一定の基準電位に固定されていれば
良い。 ［００５４］また、上記各実施例では、パワースイッチ
ングデバイスとしてバイポーラトランジスタの場合につ
いて説明したが、パワーＭＯ３ＦＥＴや絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）等であってもよい。 またＮＰＮトランジスタに限らず、ＰＮＰトランジスタ
であってもよい。 ［００５５］ 【発明の効果】請求項１によれば、金属基板上に、第１
の絶縁層と、第１．第２のシールドパターンと、第２゜
第３の絶縁層とをそれぞれ介して第１．第２の制御回路
を形成するとともに、第１．第２のシールドパターンを
第１．第２のパワースイッチング素子の出力電極の電位
に応じた電位にそれぞれ固定するようにしたので、第１
、第２の制御回路と金属基板との直接の容量結合はなく
なり、また第１．第２の制御回路と第１．第２のシール
ドパターンとの間の容量は大きくなり、金属基板に対し
て第１．第２のパワースイッチング素子の電流経路にノ
イズが印加された場合には金属基板に対して制御回路に
もノイズが表われる。その結果、第１．第２のパワース
イッチング素子の出力電極から見ると制御回路にはノイ
ズが無いのと同等になり、ノイズによる誤動作が回避で
きるという効果がある。 ［００５６］請求項２によれば、請求項１の効果に加え
、パワースイッチング素子のスイッチングに伴って発生
する漏洩電流を低減できるという効果を奏する。

【図面の簡単な説明】

【図１】この発明による半導体装置の一実施例である３
相ブリツジ構成のインバータ回路を示す回路図である。

【図２】図１の回路を金属基板上に形成した場合のＵ相
の回路部分の構造を示す断面図である。

【図３】図２のうち上アーム側の部分を拡大して示す断
面図である。

【図４】結合容量を示す等価回路図である。

【図５】図１の実施例の変形例を示す回路図である。

【図６】図１の実施例の他の変形例を示す回路図である
。

【図７】この発明による他の半導体装置を示す断面図で
ある。

【図８】発明による他の半導体装置の回路図である。

【図９】図８の回路を金属基板上に形成した場合のＵ相
の回路部分の構造を示す断面図である。

【図１０】発明による他の半導体装置の回路図である。

【図１１】図１０の回路を金属基板上に形成した場合の
Ｕ相の回路部分の構造を示す断面図である。

【図１２】従来の３相ブリツジ構成のインバータ回路を
示す回路図である。

【図１３】図１２の回路を金属基板上に形成した場合の
Ｕ相の回路部分の構造を示す断面図である。

【図１４】図１３のうち上アーム側の部分を拡大して示
す断面図である。

【図１５】結合容量を示す等価回路図である。

【符号の説明】

１〜６　　パワーＮＰＮトランジスタ １３〜１８　　制御回路 ３１　　アルミニウム基板 ３２．１０５，１０６　　　絶縁層 １０１〜１０４　　シールドパターン １０７．１０８　　　スルーホール １１１、ＩＩＩＡ　　　シールドパターン

【図１】

【図２】

【図４】

【図５】

【図１５】

【図３】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１３】

【図１１】

【図１２】

【図１４】

Claims (2)

【特許請求の範囲】
1. 【請求項１】　金属基板と、前記金属基板上に形成され
   た第１の絶縁層と、前記第１の絶縁層上に形成され、ト
   ーテムポール接続された第１．第２のパワースイッチン
   グ素子と、前記第１の絶縁層上に形成された導電体より
   成る第１．第２のシールドパターンと、前記第１のシー
   ルドパターン上に形成された第２の絶縁層と、前記第２
   のシールドパターン上に形成された第３の絶縁層と、前
   記第２の絶縁層上に形成され、前記第１のパワースイッ
   チング素子のオン／オフを制御するための第１の制御回
   路と、前記第３の絶縁層上に形成され、前記第２のパワ
   ースイッチング素子のオン／オフを制御するための第２
   の制御回路と、前記第１のシールドパターンを前記第１
   のパワースイッチング素子の出力電極の電位に応じた電
   位に接続する第１の接続手段と、前記第２のシールドパ
   ターンを前記第２のパワースイッチング素子の出力電極
   の電位に応じた電位に接続する第２の接続手段とを備え
   る半導体装置。
2. 【請求項２】　請求項１の半導体装置において、少なく
   とも第１．第２のシールドパターンと第１の絶縁層との
   間に、第１の絶縁層上に形成され且つ一定の基準電位に
   固定された第３のシールドパターンと、この第３のシー
   ルドパターンと前記第１または第２のシールドパーター
   ンの間に形成された第４の絶縁層とが介設されているこ
   とを特徴とする半導体装置。