JPH04211535A - 特定フレーム構造体への情報ビットの挿入装置 - Google Patents
特定フレーム構造体への情報ビットの挿入装置Info
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- JPH04211535A JPH04211535A JP2418602A JP41860290A JPH04211535A JP H04211535 A JPH04211535 A JP H04211535A JP 2418602 A JP2418602 A JP 2418602A JP 41860290 A JP41860290 A JP 41860290A JP H04211535 A JPH04211535 A JP H04211535A
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/12—Arrangements providing for calling or supervisory signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Holo Graphy (AREA)
- Mirrors, Picture Frames, Photograph Stands, And Related Fastening Devices (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデジタル伝送に関し、特
に時分割多重化伝送に関する。
に時分割多重化伝送に関する。
【０００２】
【従来の技術】時分割多重化デジタルビットストリーム
のフレーム構造体は多重化されるべき従局のビット速度
により変化し、ほとんどの場合、ＣＣＩＴＴの勧告に従
っている。
のフレーム構造体は多重化されるべき従局のビット速度
により変化し、ほとんどの場合、ＣＣＩＴＴの勧告に従
っている。
【０００３】これらの構造体は、通常、トラフィックの
ペイロードを示す情報信号の伝送用に使用するタイムス
ロット及び呼び線信号又は位置調整（ｊｕｓｔｉｆｉｃ
ａｔｉｏｎ）信号のような補助信号を送信するためのタ
イムスロットを含んでいる。
ペイロードを示す情報信号の伝送用に使用するタイムス
ロット及び呼び線信号又は位置調整（ｊｕｓｔｉｆｉｃ
ａｔｉｏｎ）信号のような補助信号を送信するためのタ
イムスロットを含んでいる。
【０００４】本発明は、特に、所定のビット速度を有す
るデジタルビットストリームを構成するビットを情報信
号を伝送するための所定のフレーム構造のタイムスロッ
トに挿入するための装置に関している。
るデジタルビットストリームを構成するビットを情報信
号を伝送するための所定のフレーム構造のタイムスロッ
トに挿入するための装置に関している。
【０００５】本発明は、ＣＣＩＴＴ勧告Ｇ．７０７、Ｇ
．７０８、及びＧ．７０９で定義された同期多重化ハイ
アラーキを使用した異なるビット速度の多重化デジタル
の端局で作成された時分割多重化デジタルビットストリ
ーム用のフレームの形成に特に適用可能である。
．７０８、及びＧ．７０９で定義された同期多重化ハイ
アラーキを使用した異なるビット速度の多重化デジタル
の端局で作成された時分割多重化デジタルビットストリ
ーム用のフレームの形成に特に適用可能である。
【０００６】図１にこの種の多重化ハイアラーキの理論
を概略的に示す。このハイアラーキにより多重化可能な
種々のビット速度はＣＣＩＴＴ勧告の２０４８ｋｂｉｔ
／ｓ、８４４８ｋｂｉｔ／ｓ、３４３６８ｋｂｉｔ／ｓ
、１５４４ｋｂｉｔ／ｓ、６３１２ｋｂｉｔ／ｓ、４４
７３６ｋｂｉｔ／ｓ、及び１３９２６４ｋｂｉｔ／ｓの
ビット速度であり、同図の右側に示すものである。
を概略的に示す。このハイアラーキにより多重化可能な
種々のビット速度はＣＣＩＴＴ勧告の２０４８ｋｂｉｔ
／ｓ、８４４８ｋｂｉｔ／ｓ、３４３６８ｋｂｉｔ／ｓ
、１５４４ｋｂｉｔ／ｓ、６３１２ｋｂｉｔ／ｓ、４４
７３６ｋｂｉｔ／ｓ、及び１３９２６４ｋｂｉｔ／ｓの
ビット速度であり、同図の右側に示すものである。
【０００７】所定の用途のために多重化すべき端局のビ
ット速度に応じてこの多重化ハイアラーキのための種々
の多重化構造体が存在している。１５４４ｋｂｉｔ／ｓ
、２０４８ｋｂｉｔ／ｓ、８４４８ｋｂｉｔ／ｓ、及び
３４３６８ｋｂｉｔ／ｓのビット速度で多重化される端
局を表す各多重化構造体（同図の実線で示すような）は
、種々の端局から構成されるフレームの方向に同図の右
側から左側に向って進んでいるところの、本例ではＮ１
、Ｎ２、Ｎ３と表記される複数のハイアラーキレベルを
備えている。
ット速度に応じてこの多重化ハイアラーキのための種々
の多重化構造体が存在している。１５４４ｋｂｉｔ／ｓ
、２０４８ｋｂｉｔ／ｓ、８４４８ｋｂｉｔ／ｓ、及び
３４３６８ｋｂｉｔ／ｓのビット速度で多重化される端
局を表す各多重化構造体（同図の実線で示すような）は
、種々の端局から構成されるフレームの方向に同図の右
側から左側に向って進んでいるところの、本例ではＮ１
、Ｎ２、Ｎ３と表記される複数のハイアラーキレベルを
備えている。
【０００８】端局が導入可能であり、コンテナと呼ばれ
るエンティティ及び多重化装置と呼ばれるエンティティ
が多重構造体の種々のハイアラーキレベルで構成するこ
とができる。所定のハイアラーキレベルで構成されかつ
ＴＵ又はＡＵ（本例では、レベルＮ１ではＴＵ１１、Ｔ
Ｕ１２、ＴＵ２２；レベルＮ２ではＴＵ３１；レベルＮ
３ではＡＵ４）と表記された多重化装置は、これらの多
重化装置に関するコンテナのインデックス付け及び位置
調整するための同一のハイアラーキレベルの信号で構成
されるコンテナに加えることにより形成される。
るエンティティ及び多重化装置と呼ばれるエンティティ
が多重構造体の種々のハイアラーキレベルで構成するこ
とができる。所定のハイアラーキレベルで構成されかつ
ＴＵ又はＡＵ（本例では、レベルＮ１ではＴＵ１１、Ｔ
Ｕ１２、ＴＵ２２；レベルＮ２ではＴＵ３１；レベルＮ
３ではＡＵ４）と表記された多重化装置は、これらの多
重化装置に関するコンテナのインデックス付け及び位置
調整するための同一のハイアラーキレベルの信号で構成
されるコンテナに加えることにより形成される。
【０００９】所定のハイアラーキレベルで構成されかつ
ＶＣ（レベルＮ１ではＶＣ１１、ＶＣ１２、ＶＣ２２；
レベルＮ２ではＶＣ３１；レベルＮ３ではＶＣ４）と表
記されたコンテナは、それぞれより低いハイアラーキレ
ベルで構成された多重化装置を共に多重化することによ
り得られる多重化信号か又はそのレベルで設けられＣ（
本例のレベルＮ１ではＣ１１、Ｃ１２、Ｃ２２；レベル
Ｎ２ではＣ３１）と表記された端局でサンプルされた情
報信号のいずれかに補助信号を加えて構成される。
ＶＣ（レベルＮ１ではＶＣ１１、ＶＣ１２、ＶＣ２２；
レベルＮ２ではＶＣ３１；レベルＮ３ではＶＣ４）と表
記されたコンテナは、それぞれより低いハイアラーキレ
ベルで構成された多重化装置を共に多重化することによ
り得られる多重化信号か又はそのレベルで設けられＣ（
本例のレベルＮ１ではＣ１１、Ｃ１２、Ｃ２２；レベル
Ｎ２ではＣ３１）と表記された端局でサンプルされた情
報信号のいずれかに補助信号を加えて構成される。
【００１０】このようなフレームの構成に対する用途に
関して、本発明は端局をコンテナに挿入するためにより
特定的に使用される。
関して、本発明は端局をコンテナに挿入するためにより
特定的に使用される。
【００１１】次に、１３９２６４ｋｂｉｔ／ｓの端局Ｃ
４をコンテナＶＣ４に挿入するための一例を示す。
４をコンテナＶＣ４に挿入するための一例を示す。
【００１２】図２は前述のＣＣＩＴＴ勧告で定義された
コンテナＶＣ４のフレーム構成を示す。ここで、コンテ
ナＶＣ４は各々が９つの前述のごときフレーム列で構成
されるスーパーフレームに分割される。
コンテナＶＣ４のフレーム構成を示す。ここで、コンテ
ナＶＣ４は各々が９つの前述のごときフレーム列で構成
されるスーパーフレームに分割される。
【００１３】同図で示すように、１３９２６４ｋｂｉｔ
／ｓのデジタルビットストリームＣ４は、情報バイト呼
ばれる（図示しない）１２バイトのグループのフレーム
に挿入され、システマティック挿入バイトと呼ばれるバ
イトＸ及びＹにより分割される。１２バイトの最初のグ
ループの前に、情報ビットの伝送に割り当てられたバイ
トＷが付く。このバイトＷの前には、システマティック
挿入バイトが位置する。１２バイトの最後のグループの
前には同様に情報ビットＩの伝送に一部割り当てられた
特定のバイトＺが位置する。バイトＺの８番目のビット
はコンテナＶＣ４のフレームが受信されたとき無視され
るスタッフビットＲである。バイトＺの７番目のビット
は、当該フレームのコンテナＶＣ４に関する端局Ｃ４用
の位置調整ビットＳであり、従って、このフレームの位
置調整状態に応じて情報ビット又はスタッフビットのい
ずれかとすることができる。
／ｓのデジタルビットストリームＣ４は、情報バイト呼
ばれる（図示しない）１２バイトのグループのフレーム
に挿入され、システマティック挿入バイトと呼ばれるバ
イトＸ及びＹにより分割される。１２バイトの最初のグ
ループの前に、情報ビットの伝送に割り当てられたバイ
トＷが付く。このバイトＷの前には、システマティック
挿入バイトが位置する。１２バイトの最後のグループの
前には同様に情報ビットＩの伝送に一部割り当てられた
特定のバイトＺが位置する。バイトＺの８番目のビット
はコンテナＶＣ４のフレームが受信されたとき無視され
るスタッフビットＲである。バイトＺの７番目のビット
は、当該フレームのコンテナＶＣ４に関する端局Ｃ４用
の位置調整ビットＳであり、従って、このフレームの位
置調整状態に応じて情報ビット又はスタッフビットのい
ずれかとすることができる。
【００１４】位置調整は挿入すべきビットの速度とビッ
ト挿入速度とを整合させるための標準的な技法である。 本例において位置調整は正の位置調整であり、この端局
が当該フレーム用のコンテナＶＣ４に関して位置調整さ
れなければ、フレームのＳビットは端局Ｃ４の情報ビッ
トである。この場合、Ｓビットはスタッフビットである
。フレームの位置調整された状態又は位置調整されてな
い状態は位置調整制御ビットＣの値により示され、この
場合、Ｃビットはシステマティック挿入バイトＸの最初
の位置を占める。
ト挿入速度とを整合させるための標準的な技法である。 本例において位置調整は正の位置調整であり、この端局
が当該フレーム用のコンテナＶＣ４に関して位置調整さ
れなければ、フレームのＳビットは端局Ｃ４の情報ビッ
トである。この場合、Ｓビットはスタッフビットである
。フレームの位置調整された状態又は位置調整されてな
い状態は位置調整制御ビットＣの値により示され、この
場合、Ｃビットはシステマティック挿入バイトＸの最初
の位置を占める。
【００１５】
【発明が解決しようとする課題】この技法を使用する場
合、通常はバッファメモリが必要であり、入力情報ビッ
トはこのバッファメモリへ書き込みクロックの制御によ
ってこれらビットのクロック速度で書き込まれ、読み出
しクロックの制御によって挿入クロック速度で読み出さ
れる。さらに比較器が必要であり、この比較器は書き込
みクロック及び読み出しクロックを比較し、比較結果に
応じて必要な場合は位置調整を命令する。位置調整が行
なわれると、情報ビットに代って位置調整ビットが挿入
されることによってバッファメモリの読み出しタイミン
グの対応する位置調整により得られるこの情報ビットの
挿入に遅れを与える。
合、通常はバッファメモリが必要であり、入力情報ビッ
トはこのバッファメモリへ書き込みクロックの制御によ
ってこれらビットのクロック速度で書き込まれ、読み出
しクロックの制御によって挿入クロック速度で読み出さ
れる。さらに比較器が必要であり、この比較器は書き込
みクロック及び読み出しクロックを比較し、比較結果に
応じて必要な場合は位置調整を命令する。位置調整が行
なわれると、情報ビットに代って位置調整ビットが挿入
されることによってバッファメモリの読み出しタイミン
グの対応する位置調整により得られるこの情報ビットの
挿入に遅れを与える。
【００１６】本例では、ビット速度は１３９２６４ｋｂ
ｉｔ／ｓ及び１５５５２０ｋｂｉｔ／ｓである。いくつ
かの技法を使用して挿入を行なう装置では、これらのビ
ット速度では直接作動せず、入出力のデジタルビットス
トリームを“ｎ”低減したビット速度のデジタルビット
ストリームに分割するに要する低減したビット速度での
み作動する。この場合、前述のバッファメモリ式原理は
直接適用できない。
ｉｔ／ｓ及び１５５５２０ｋｂｉｔ／ｓである。いくつ
かの技法を使用して挿入を行なう装置では、これらのビ
ット速度では直接作動せず、入出力のデジタルビットス
トリームを“ｎ”低減したビット速度のデジタルビット
ストリームに分割するに要する低減したビット速度での
み作動する。この場合、前述のバッファメモリ式原理は
直接適用できない。
【００１７】本発明の目的は、低減したビット速度で作
動可能な挿入装置を提供することにある。
動可能な挿入装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、少なくとも１
つの位置に少なくとも１つの位置調整ビットを含み得る
特定の位置の所定のフレーム構造体に情報ビットを挿入
する装置であって、ビット速度Ｄ１を有する入力デジタ
ルビットストリームを低減したビット速度Ｄ１／ｎを有
する“ｎ”ビットストリームに分割する手段と、書き込
み及び読み出しのビット速度を比較するための位置調整
制御手段を有しており、前記分割手段から“ｎ”ビット
の連続ワードをビット速度Ｄ１／ｎで書き込み、ビット
速度Ｄ２／ｎ（Ｄ２／ｎは前記ワードが出力フレームに
挿入されるビット速度）で読み出すバッファメモリと、
低減された挿入ビット速度Ｄ２／ｎで定義された各時間
毎に、前記バッファメモリで読み出されかつ出力フレー
ムに挿入されていない又は再挿入されていないワードの
可変ビット数でありあらかじめ発生された位置調整コマ
ンドに従って変化する当該可変ビット数を含むように定
めた容量を有する弾性メモリと、低減した挿入ビット速
度Ｄ２／ｎにより定義された各時間毎に、あらかじめ発
生された位置調整コマンドに従って、前記弾性メモリに
含まれており前記時間に挿入されるべき又は再挿入され
るべき“ｎ”ビットを選択する手段と、所定の時間に発
生した位置調整コマンドが前記弾性メモリに記憶される
べきビット数があらかじめ定められた制限値を超えるも
のである場合は、前記バッファメモリの読み出しクロッ
クを一時的に阻止する手段とを備えたことを特徴とする
特定フレーム構造体への情報ビットの挿入装置を提供す
る。
つの位置に少なくとも１つの位置調整ビットを含み得る
特定の位置の所定のフレーム構造体に情報ビットを挿入
する装置であって、ビット速度Ｄ１を有する入力デジタ
ルビットストリームを低減したビット速度Ｄ１／ｎを有
する“ｎ”ビットストリームに分割する手段と、書き込
み及び読み出しのビット速度を比較するための位置調整
制御手段を有しており、前記分割手段から“ｎ”ビット
の連続ワードをビット速度Ｄ１／ｎで書き込み、ビット
速度Ｄ２／ｎ（Ｄ２／ｎは前記ワードが出力フレームに
挿入されるビット速度）で読み出すバッファメモリと、
低減された挿入ビット速度Ｄ２／ｎで定義された各時間
毎に、前記バッファメモリで読み出されかつ出力フレー
ムに挿入されていない又は再挿入されていないワードの
可変ビット数でありあらかじめ発生された位置調整コマ
ンドに従って変化する当該可変ビット数を含むように定
めた容量を有する弾性メモリと、低減した挿入ビット速
度Ｄ２／ｎにより定義された各時間毎に、あらかじめ発
生された位置調整コマンドに従って、前記弾性メモリに
含まれており前記時間に挿入されるべき又は再挿入され
るべき“ｎ”ビットを選択する手段と、所定の時間に発
生した位置調整コマンドが前記弾性メモリに記憶される
べきビット数があらかじめ定められた制限値を超えるも
のである場合は、前記バッファメモリの読み出しクロッ
クを一時的に阻止する手段とを備えたことを特徴とする
特定フレーム構造体への情報ビットの挿入装置を提供す
る。
【００１９】
【実施例】本発明の他の目的及び特徴は下記の一実施例
及び添付図面から明確になる。
及び添付図面から明確になる。
【００２０】図３で示すように、（本例では１３９２６
４ｋｂｉｔ／ｓのビット速度Ｄ１を有する端局Ｃ４の）
入力デジタルビットストリームのビットがデマルチプレ
クサ１に印加される。このデマルチプレクサ１は、既知
の方法により、このビットストリームをこの例では３４
．８１６ｋｂｉｔ／ｓの低減したビット速度の“ｎ”ビ
ットストリームに分割する。ここで“ｎ”の値は４であ
る。
４ｋｂｉｔ／ｓのビット速度Ｄ１を有する端局Ｃ４の）
入力デジタルビットストリームのビットがデマルチプレ
クサ１に印加される。このデマルチプレクサ１は、既知
の方法により、このビットストリームをこの例では３４
．８１６ｋｂｉｔ／ｓの低減したビット速度の“ｎ”ビ
ットストリームに分割する。ここで“ｎ”の値は４であ
る。
【００２１】デマルチプレクサ１の出力で得られる各々
が４ビットの連続したワードは、３４．８１６ｋｂｉｔ
／ｓのクロック信号Ｈ１の制御により、バッファメモリ
２に書き込まれる。この３４．８１６ｋｂｉｔ／ｓの信
号は、クロック信号Ｄ１を４分割して得られ、このクロ
ック信号Ｄ１はデジタルビットストリームＣ４を受信し
、デマルチプレクサ１を制御するクロック回復回路３に
より回復される。
が４ビットの連続したワードは、３４．８１６ｋｂｉｔ
／ｓのクロック信号Ｈ１の制御により、バッファメモリ
２に書き込まれる。この３４．８１６ｋｂｉｔ／ｓの信
号は、クロック信号Ｄ１を４分割して得られ、このクロ
ック信号Ｄ１はデジタルビットストリームＣ４を受信し
、デマルチプレクサ１を制御するクロック回復回路３に
より回復される。
【００２２】バッファメモリ２の読み出しはＤ２／４の
クロック速度を有するクロック信号Ｈ２により制御され
る。Ｄ２はビットがコンテナＶＣ４のフレームに挿入さ
れる場合の速度を示している。このコンテナＶＣ４には
遷移は存在しない（後述）。以下に述べるように、信号
Ｈ２はデマルチプレクサ１からの４ビットのワードの挿
入時間を規定する信号Ｈ’２から得られる。
クロック速度を有するクロック信号Ｈ２により制御され
る。Ｄ２はビットがコンテナＶＣ４のフレームに挿入さ
れる場合の速度を示している。このコンテナＶＣ４には
遷移は存在しない（後述）。以下に述べるように、信号
Ｈ２はデマルチプレクサ１からの４ビットのワードの挿
入時間を規定する信号Ｈ’２から得られる。
【００２３】位相比較器５は、コンテナＶＣ４の各フレ
ームについて、書き込み及び読み出しコマンドクロック
を比較し、既知の基準を用いて位置調整制御信号ＳＣＪ
を定める。この信号ＳＣＪはフレーム期間中にメモリ６
に記憶され、位置調整制御ビットＣを直接的に表わして
いる。
ームについて、書き込み及び読み出しコマンドクロック
を比較し、既知の基準を用いて位置調整制御信号ＳＣＪ
を定める。この信号ＳＣＪはフレーム期間中にメモリ６
に記憶され、位置調整制御ビットＣを直接的に表わして
いる。
【００２４】バッファメモリ２の出力で得られる連続し
た４ビット・ワードは、信号Ｈ２の制御により４ビット
・レジスタ７へ転送される。
た４ビット・ワードは、信号Ｈ２の制御により４ビット
・レジスタ７へ転送される。
【００２５】新しいワードがレジスタ７へ書き込まれる
前に、このレジスタにすでに書き込まれているワードは
信号Ｈ２によりクロックされる４ビット・レジスタ８へ
転送され、これによりこれら２つのレジスタの組み合わ
せが４ビット・ワードで作動するシフトレジスタを形成
する。
前に、このレジスタにすでに書き込まれているワードは
信号Ｈ２によりクロックされる４ビット・レジスタ８へ
転送され、これによりこれら２つのレジスタの組み合わ
せが４ビット・ワードで作動するシフトレジスタを形成
する。
【００２６】所定の時間に、即ちクロック信号Ｈ’２の
所定の遷移時間に、コンテナＶＣ４のフレームに挿入さ
れるべき４ビット・ワード（又は半バイト）は、信号Ｈ
’２によりクロックされる４ビット・レジスタ９の出力
で得られる。このレジスタ９に前もって半バイトが書き
込まれており、この半バイトは、後述するように、レジ
スタ７に記憶された半バイト、又はレジスタ７に記憶さ
れたワードのビットの一部及びレジスタ８に記憶された
ワードのビットの一部を構成する半バイトのいずれかで
あり、これらのビットはセレクタ１０により選択される
。
所定の遷移時間に、コンテナＶＣ４のフレームに挿入さ
れるべき４ビット・ワード（又は半バイト）は、信号Ｈ
’２によりクロックされる４ビット・レジスタ９の出力
で得られる。このレジスタ９に前もって半バイトが書き
込まれており、この半バイトは、後述するように、レジ
スタ７に記憶された半バイト、又はレジスタ７に記憶さ
れたワードのビットの一部及びレジスタ８に記憶された
ワードのビットの一部を構成する半バイトのいずれかで
あり、これらのビットはセレクタ１０により選択される
。
【００２７】セレクタ１０はシーケンサ１１からの信号
α、βにより制御される。シーケンサ１１は、タイムベ
ース４から与えられＶＣ４フレームのバイトＺの後半の
半バイトを同期するための信号ＳＯＺとタイムベース４
からＶＣ４フレーム同期信号ＳＴを順次受け取るメモリ
６から与えられる位置調整制御信号ＳＣＪとを含む制御
信号に基づき、前の値から更新された上述の信号α、β
の値を供給する。
α、βにより制御される。シーケンサ１１は、タイムベ
ース４から与えられＶＣ４フレームのバイトＺの後半の
半バイトを同期するための信号ＳＯＺとタイムベース４
からＶＣ４フレーム同期信号ＳＴを順次受け取るメモリ
６から与えられる位置調整制御信号ＳＣＪとを含む制御
信号に基づき、前の値から更新された上述の信号α、β
の値を供給する。
【００２８】レジスタ７〜９、セレクタ１０、及びシー
ケンサ１１の組み合わせについて以下詳細に説明する。
ケンサ１１の組み合わせについて以下詳細に説明する。
【００２９】後述するように、クロック信号Ｈ２は、シ
ーケンサ１１により制御される既知の阻止回路１２を使
用して、クロック信号Ｈ’２の遷移を阻止することによ
り得られる。
ーケンサ１１により制御される既知の阻止回路１２を使
用して、クロック信号Ｈ’２の遷移を阻止することによ
り得られる。
【００３０】コンテナＶＣ４のフレームは、マルチプレ
クサ１３の出力から得られる。マルチプレクサ１３は、
最初の入力でレジスタ９から半バイトの情報を受け取り
、２番目の入力で位置調整制御ビットＣを受け取り、３
番目の入力で位置調整制御ビットＣではないシステマテ
ィック挿入ビットを示すビットＥを受け取る。ビットＥ
及びビットＣはバイト全体、即ち、半バイト全体を形成
する。このマルチプレクサは、タイムベース４から供給
される同期信号ＳＹ及びコンテナＶＣ４のフレームに挿
入されるべき種々のビット用のマーキングスロットによ
り制御される。
クサ１３の出力から得られる。マルチプレクサ１３は、
最初の入力でレジスタ９から半バイトの情報を受け取り
、２番目の入力で位置調整制御ビットＣを受け取り、３
番目の入力で位置調整制御ビットＣではないシステマテ
ィック挿入ビットを示すビットＥを受け取る。ビットＥ
及びビットＣはバイト全体、即ち、半バイト全体を形成
する。このマルチプレクサは、タイムベース４から供給
される同期信号ＳＹ及びコンテナＶＣ４のフレームに挿
入されるべき種々のビット用のマーキングスロットによ
り制御される。
【００３１】信号Ｈ’２が、Ｅ及びＣビットで構成され
た半バイトの位置を示す遷移が存在しないビット速度Ｄ
２／４を有するクロック信号であることに注意すべきで
ある。
た半バイトの位置を示す遷移が存在しないビット速度Ｄ
２／４を有するクロック信号であることに注意すべきで
ある。
【００３２】セレクタ１０及びシーケンサ１１の動作原
理を図４Ａ及び４Ｂの表図を参照して説明する。
理を図４Ａ及び４Ｂの表図を参照して説明する。
【００３３】Ｍ０Ｍ１Ｍ２Ｍ３、Ａ０Ａ１Ａ２Ａ３、Ｂ
０Ｂ１Ｂ２Ｂ３、及びＣ０Ｃ１Ｃ２Ｃ３はバッファメモ
リ２及びレジスタ７〜９のそれぞれの出力を示す。ここ
で記憶される半バイトは任意の半バイト時間に供給され
る。
０Ｂ１Ｂ２Ｂ３、及びＣ０Ｃ１Ｃ２Ｃ３はバッファメモ
リ２及びレジスタ７〜９のそれぞれの出力を示す。ここ
で記憶される半バイトは任意の半バイト時間に供給され
る。
【００３４】ｅｉｅｉ＋１ｅｉ＋２ｅｉ＋３は、クロッ
ク信号Ｈ’２の所定の遷移を表す所定の半バイト時間に
上述の要素の１つの出力から得ることのできる半バイト
を構成するビットを示す。添字はｉからｉ＋３に増加し
、ビット速度Ｄ１の入力デジタルビットストリームで受
け取られるビットの順序を表している。増大する添字の
ビットは、関係する要素のそれぞれ増大する添字の出力
で得ることができる。
ク信号Ｈ’２の所定の遷移を表す所定の半バイト時間に
上述の要素の１つの出力から得ることのできる半バイト
を構成するビットを示す。添字はｉからｉ＋３に増加し
、ビット速度Ｄ１の入力デジタルビットストリームで受
け取られるビットの順序を表している。増大する添字の
ビットは、関係する要素のそれぞれ増大する添字の出力
で得ることができる。
【００３５】これら種々の要素の種々の欄は、表の異な
る行に示される異なる連続した半バイト時間ｔｉにこれ
ら要素に記憶された種々の半バイトを示している。
る行に示される異なる連続した半バイト時間ｔｉにこれ
ら要素に記憶された種々の半バイトを示している。
【００３６】セレクタ１０はレジスタ７から“ｍ”ビッ
トを選択し、レジスタ８から“ｎ−ｍ”ビットを選択す
る。本例では“ｎ”は４に等しい。
トを選択し、レジスタ８から“ｎ−ｍ”ビットを選択す
る。本例では“ｎ”は４に等しい。
【００３７】初期条件は、セレクタ１０が初期時間ｔ０
でレジスタ７の出力Ａ０Ａ１Ａ２Ａ３に存在する４ビッ
トを選択するものであると仮定する（“ｍ”は４に等し
い）。
でレジスタ７の出力Ａ０Ａ１Ａ２Ａ３に存在する４ビッ
トを選択するものであると仮定する（“ｍ”は４に等し
い）。
【００３８】セレクタ１０は、当該フレームのバイトＺ
の後半の半バイトの位置を示す半バイト時間ｔ３までこ
の方法で作動する。
の後半の半バイトの位置を示す半バイト時間ｔ３までこ
の方法で作動する。
【００３９】このとき、挿入すべき半バイトの４番目の
ビットはスタッフビットである。ここではこのビットは
、出力Ａ３にこの時間直前に存在するビットｅ７とする
ことができる。従って、次の半バイト時間の最初に、ビ
ットｅ７を繰り返す必要がある。
ビットはスタッフビットである。ここではこのビットは
、出力Ａ３にこの時間直前に存在するビットｅ７とする
ことができる。従って、次の半バイト時間の最初に、ビ
ットｅ７を繰り返す必要がある。
【００４０】挿入すべき半バイトの３番目のビットは位
置調整ビットである。従って、このときのフレームの調
整状態に応じて次の半バイト時間の最初でもビットｅ６
を繰り返す必要があるかもしれない。
置調整ビットである。従って、このときのフレームの調
整状態に応じて次の半バイト時間の最初でもビットｅ６
を繰り返す必要があるかもしれない。
【００４１】この例をより具体化するために、ビットｅ
６を繰り返す必要がないように、当該フレームが位置調
整されないものと仮定する。この場合、時間ｔ４でフレ
ームに挿入すべき半バイト、即ちこのときレジスタ９に
記憶されている半バイトは、半バイトｅ７ｅ８ｅ９ｅ１
０であり、時間ｔ３でフレームに挿入される半バイトは
半バイトｅ４ｅ５ｅ６ｅ７である。
６を繰り返す必要がないように、当該フレームが位置調
整されないものと仮定する。この場合、時間ｔ４でフレ
ームに挿入すべき半バイト、即ちこのときレジスタ９に
記憶されている半バイトは、半バイトｅ７ｅ８ｅ９ｅ１
０であり、時間ｔ３でフレームに挿入される半バイトは
半バイトｅ４ｅ５ｅ６ｅ７である。
【００４２】従って表が示すように、セレクタ１０は、
レジスタ８に記憶されている半バイトの４番目のビット
（ｅ７）及びレジスタ７に記憶されている半バイトの最
初の３ビット（ｅ８ｅ９ｅ１０）を選択するように設定
されなければならない（“ｍ”は３である）。
レジスタ８に記憶されている半バイトの４番目のビット
（ｅ７）及びレジスタ７に記憶されている半バイトの最
初の３ビット（ｅ８ｅ９ｅ１０）を選択するように設定
されなければならない（“ｍ”は３である）。
【００４３】設計において選択されかつ時間ｔ５のよう
に添字ｉとされる数値に対するいかなる関係もない次の
フレームのバイトＺの後半の半バイトの位置を表す半バ
イト時間までセレクタ１０はこの設定値を保持する。
に添字ｉとされる数値に対するいかなる関係もない次の
フレームのバイトＺの後半の半バイトの位置を表す半バ
イト時間までセレクタ１０はこの設定値を保持する。
【００４４】フレームが位置調整されないときは、次の
時間ｔ６におけるセレクタ１０の新しい設定値は、レジ
スタ８に記憶された半バイトの最後の２ビット（ｅ１４
ｅ１５）及びレジスタ７に記憶された半バイトの最初の
２ビット（ｅ１６ｅ１７）の選択を可能としなければな
らない（“ｍ”は２に等しい）。連続した時間ｔ７及び
ｔ８においても同様に、時間ｔ８におけるセレクタ１０
の新しい設定は、レジスタ８に記憶された半バイトの最
後の３ビット（ｅ２１ｅ２２ｅ２３）及びレジスタ７に
記憶された半バイトの最初のビット（ｅ２４）の選択を
可能としなければならない（“ｍ”は従って１である）
。
時間ｔ６におけるセレクタ１０の新しい設定値は、レジ
スタ８に記憶された半バイトの最後の２ビット（ｅ１４
ｅ１５）及びレジスタ７に記憶された半バイトの最初の
２ビット（ｅ１６ｅ１７）の選択を可能としなければな
らない（“ｍ”は２に等しい）。連続した時間ｔ７及び
ｔ８においても同様に、時間ｔ８におけるセレクタ１０
の新しい設定は、レジスタ８に記憶された半バイトの最
後の３ビット（ｅ２１ｅ２２ｅ２３）及びレジスタ７に
記憶された半バイトの最初のビット（ｅ２４）の選択を
可能としなければならない（“ｍ”は従って１である）
。
【００４５】同じ仮定を次の時間ｔ９に行なえば、メモ
リ２、及びレジスタ７及び８の出力から得られる半バイ
トはこの時間では変更できず、時間ｔ１０におけるセレ
クタ１０の設定は、レジスタ７に記憶された半バイトの
４ビットの選択を再び可能としなければならない（“ｍ
”は再び４に等しい）。前述の処理が継続できるときは
、時間ｔ１０と同一の条件で繰り返されるべきビットは
失われる。
リ２、及びレジスタ７及び８の出力から得られる半バイ
トはこの時間では変更できず、時間ｔ１０におけるセレ
クタ１０の設定は、レジスタ７に記憶された半バイトの
４ビットの選択を再び可能としなければならない（“ｍ
”は再び４に等しい）。前述の処理が継続できるときは
、時間ｔ１０と同一の条件で繰り返されるべきビットは
失われる。
【００４６】図４Ｂの表は、時間ｔ０からｔ８までの図
４Ａの表を繰り返し示すものであり、時間ｔ９ではフレ
ームが位置調整された状態を示している。この仮定にお
いて、メモリ２、及びレジスタ７及び８の出力において
得られる半バイトは、時間ｔ９で変更できず、このとき
レジスタ８で記憶された半バイトの最後の３ビット及び
レジスタ７に記憶された半バイトの最初のビットを選択
するセレクタ１０は、時間ｔ１０で設定されてレジスタ
８に記憶された半バイトの最後のビット（ｅ２７）及び
レジスタ７に記憶された半バイトの最初の３ビット（ｅ
２８ｅ２９ｅ３０）を選択する。
４Ａの表を繰り返し示すものであり、時間ｔ９ではフレ
ームが位置調整された状態を示している。この仮定にお
いて、メモリ２、及びレジスタ７及び８の出力において
得られる半バイトは、時間ｔ９で変更できず、このとき
レジスタ８で記憶された半バイトの最後の３ビット及び
レジスタ７に記憶された半バイトの最初のビットを選択
するセレクタ１０は、時間ｔ１０で設定されてレジスタ
８に記憶された半バイトの最後のビット（ｅ２７）及び
レジスタ７に記憶された半バイトの最初の３ビット（ｅ
２８ｅ２９ｅ３０）を選択する。
【００４７】まだ挿入されていない又は再挿入されてい
ないビットを記憶する処理において、レジスタ７及び８
の組み合わせは、４ビット（レジスタ７で表される）の
固定の主容量と０〜３ビット（レジスタ８の最後の３ビ
ットで表される）の可変の追加容量とを有する弾性メモ
リを構成する単独のレジスタとして考えることができる
。即ち、これらを合わせて使用すると、４ビット及び７
ビット間の可変容量を有する弾性メモリであり、挿入さ
れていない又は再挿入されていないビットの数は、当該
フレームが位置調整されていないか又は位置調整されて
いるかに応じて、バイトＺの後半の半バイトを示す各半
バイト時間で（この例では）１又は２単位ずつ増加する
。
ないビットを記憶する処理において、レジスタ７及び８
の組み合わせは、４ビット（レジスタ７で表される）の
固定の主容量と０〜３ビット（レジスタ８の最後の３ビ
ットで表される）の可変の追加容量とを有する弾性メモ
リを構成する単独のレジスタとして考えることができる
。即ち、これらを合わせて使用すると、４ビット及び７
ビット間の可変容量を有する弾性メモリであり、挿入さ
れていない又は再挿入されていないビットの数は、当該
フレームが位置調整されていないか又は位置調整されて
いるかに応じて、バイトＺの後半の半バイトを示す各半
バイト時間で（この例では）１又は２単位ずつ増加する
。
【００４８】単独のレジスタのビット数が制限値（この
例では７ビット、一般的には、２ｎ−１ビット）に等し
い場合、即ち上述の時間ｔ７及びｔ８の場合であり、そ
して挿入されていない又は再挿入されていないビットの
数を（１又は２単位）増加させなければならない場合は
、バッファメモリ２の読み出しクロック信号を阻止する
必要がある。これは時間ｔ９で行なわれ、もしこれが行
われないと情報が失われてしまう。
例では７ビット、一般的には、２ｎ−１ビット）に等し
い場合、即ち上述の時間ｔ７及びｔ８の場合であり、そ
して挿入されていない又は再挿入されていないビットの
数を（１又は２単位）増加させなければならない場合は
、バッファメモリ２の読み出しクロック信号を阻止する
必要がある。これは時間ｔ９で行なわれ、もしこれが行
われないと情報が失われてしまう。
【００４９】次に、図５を参照してセレクタ１０の一実
施例を説明する。セレクタ１０は４つのセレクタ装置、
即ち、マルチプレクサ２０、２１、２２、及び２３を備
えており、これらは各々４つの入力を有し、図４Ａ及び
４Ｂの表で示す種々の組み合せが得られるようにレジス
タ７の出力Ａ０Ａ１Ａ２Ａ３及びレジスタ８の出力Ｂ０
Ｂ１Ｂ２Ｂ３に接続されている。より正確には、マルチ
プレクサ２０のデータ入力は出力Ａ０Ｂ１Ｂ２Ｂ３に接
続され、マルチプレクサ２１のデータ入力は出力Ａ０Ａ
１Ｂ２Ｂ３に接続され、マルチプレクサ２２のデータ入
力は出力にＡ０Ａ１Ａ２Ｂ３接続され、マルチプレクサ
２３のデータ入力は出力Ａ０Ａ１Ａ２Ａ３に接続されて
いる。
施例を説明する。セレクタ１０は４つのセレクタ装置、
即ち、マルチプレクサ２０、２１、２２、及び２３を備
えており、これらは各々４つの入力を有し、図４Ａ及び
４Ｂの表で示す種々の組み合せが得られるようにレジス
タ７の出力Ａ０Ａ１Ａ２Ａ３及びレジスタ８の出力Ｂ０
Ｂ１Ｂ２Ｂ３に接続されている。より正確には、マルチ
プレクサ２０のデータ入力は出力Ａ０Ｂ１Ｂ２Ｂ３に接
続され、マルチプレクサ２１のデータ入力は出力Ａ０Ａ
１Ｂ２Ｂ３に接続され、マルチプレクサ２２のデータ入
力は出力にＡ０Ａ１Ａ２Ｂ３接続され、マルチプレクサ
２３のデータ入力は出力Ａ０Ａ１Ａ２Ａ３に接続されて
いる。
【００５０】各マルチプレクサは、制御入力でシーケン
サ１１から信号α、βを受け取る。図６を参照してこの
シーケンサ１１を以下説明する。
サ１１から信号α、βを受け取る。図６を参照してこの
シーケンサ１１を以下説明する。
【００５１】シーケンサ１１は、バイトＺの後半の半バ
イトを同期させるための信号ＳＯＺにより４回クロック
される容量を有するカウンタ３０を備えている。このカ
ウンタは当該フレームが位置調整されないか、位置調整
されるかに応じて１つ又は２つずつインクリメントされ
る。このカウンタは、メモリ６（図３）から位置調整制
御信号ＳＣＪを受け取るインクリメント制御入力を有し
ている。
イトを同期させるための信号ＳＯＺにより４回クロック
される容量を有するカウンタ３０を備えている。このカ
ウンタは当該フレームが位置調整されないか、位置調整
されるかに応じて１つ又は２つずつインクリメントされ
る。このカウンタは、メモリ６（図３）から位置調整制
御信号ＳＣＪを受け取るインクリメント制御入力を有し
ている。
【００５２】セレクタ１０を制御する信号α、βは、こ
のカウンタの２つの並列出力から直接得られる。
のカウンタの２つの並列出力から直接得られる。
【００５３】図４Ａ及び４Ｂの表は信号α及びβの値及
び本例のカウンタのカウント状態ＥＣ（０から４まで）
を示す。
び本例のカウンタのカウント状態ＥＣ（０から４まで）
を示す。
【００５４】α＝０及びβ＝０は、レジスタ７及び８に
より構成された弾性メモリを制限値（前述のように制限
値は７ビットである）に充てんすることを表す、カウン
タ３０の出力信号の値を示している。α＝β＝１は、カ
ウンタ３０の出力信号値であり、α＝β＝０を表すカウ
ント状態の前のこのカウンタのカウント状態を表す、カ
ウンタ３０の出力信号値である。
より構成された弾性メモリを制限値（前述のように制限
値は７ビットである）に充てんすることを表す、カウン
タ３０の出力信号の値を示している。α＝β＝１は、カ
ウンタ３０の出力信号値であり、α＝β＝０を表すカウ
ント状態の前のこのカウンタのカウント状態を表す、カ
ウンタ３０の出力信号値である。
【００５５】ＳＯＺ＝１はバイトＺの後半の半バイトを
同期するための信号のバイトＺの後半の実際の位置にお
ける値を表しており、ＳＣＪ＝１は位置調整が必要なこ
とを示す同期制御信号の値を表している。
同期するための信号のバイトＺの後半の実際の位置にお
ける値を表しており、ＳＣＪ＝１は位置調整が必要なこ
とを示す同期制御信号の値を表している。
【００５６】シーケンサ１１によりバッファメモリ２の
読み出しクロックを阻止する阻止回路１２へ供給される
信号ＢＬは、次の論理方程式を実行する組み合わせ論理
回路３１の出力で得られる。
読み出しクロックを阻止する阻止回路１２へ供給される
信号ＢＬは、次の論理方程式を実行する組み合わせ論理
回路３１の出力で得られる。
【００５７】
ＢＬ＝α（−）・β（−）・ＳＯＺ＋α・β・ＳＣ
Ｊ・ＳＯＺただし、α（−）はαの反転論理値、β（−
）はβの反転論理値をそれぞれ表している。信号ＢＬは
、その値が１又は０かどうかにより、読み出しクロック
を阻止したり、しなかったりする。
Ｊ・ＳＯＺただし、α（−）はαの反転論理値、β（−
）はβの反転論理値をそれぞれ表している。信号ＢＬは
、その値が１又は０かどうかにより、読み出しクロック
を阻止したり、しなかったりする。
【００５８】クロック信号Ｈ’２の遷移は、バイトＺの
後半の半バイトを同期するための信号が到着したときに
当該フレームの位置調整制御信号の値に関係なくカウン
タ３０がα＝β＝０を表すカウント状態であるか、又は
この同期信号が到着しかつ当該フレームが調整されると
きにカウンタ３０がα＝β＝０を示すカウント状態ので
ある場合に、バッファメモリ２から読み出すコマンド及
び弾性メモリに書き込むコマンドを無効とするために必
要である。
後半の半バイトを同期するための信号が到着したときに
当該フレームの位置調整制御信号の値に関係なくカウン
タ３０がα＝β＝０を表すカウント状態であるか、又は
この同期信号が到着しかつ当該フレームが調整されると
きにカウンタ３０がα＝β＝０を示すカウント状態ので
ある場合に、バッファメモリ２から読み出すコマンド及
び弾性メモリに書き込むコマンドを無効とするために必
要である。
【図１】多重化ハイアラーキの理論及びＣＣＩＴＴ勧告
で定義されたコンテナのフレーム構造を示すブロック図
である。
で定義されたコンテナのフレーム構造を示すブロック図
である。
【図２】多重化ハイアラーキの理論及びＣＣＩＴＴ勧告
で定義されたコンテナのフレーム構造を示すブロック図
である。
で定義されたコンテナのフレーム構造を示すブロック図
である。
【図３】本発明による挿入装置の概略図である。
【図４Ａ】弾性メモリの作動原理を示す表図である。
【図４Ｂ】弾性メモリの作動原理を示す表図である。
【図５】弾性メモリ及びこの弾性メモリに含められるビ
ットセレクタ手段の概略図である。
ットセレクタ手段の概略図である。
【図６】セレクタ手段の制御手段及びバッファメモリ読
み出しクロックを無効にする手段の概略図である。
み出しクロックを無効にする手段の概略図である。
１ デマルチプレクサ
２ バッファメモリ
３ クロック回復回路
４ タイムベース
５ 位相比較器
６ メモリ
７、８、９ ４ビット・レジスタ
１０ セレクタ
１１ シーケンサ
１２ 阻止回路
１３、２０、２１、２２、２３ マルチプレクサ３０
カウンタ ３１ 論理回路
カウンタ ３１ 論理回路
Claims (6)
- 【請求項１】 少なくとも１つの位置に少なくとも１
つの位置調整ビットを含み得る特定の位置の所定のフレ
ーム構造体に情報ビットを挿入する装置であって、ビッ
ト速度Ｄ１を有する入力デジタルビットストリームを低
減したビット速度Ｄ１／ｎを有する“ｎ”ビットストリ
ームに分割する手段と、書き込み及び読み出しのビット
速度を比較するための位置調整制御手段を有しており、
前記分割手段から“ｎ”ビットの連続ワードをビット速
度Ｄ１／ｎで書き込み、ビット速度Ｄ２／ｎ（Ｄ２／ｎ
は前記ワードが出力フレームに挿入されるビット速度）
で読み出すバッファメモリと、低減された挿入ビット速
度Ｄ２／ｎで定義された各時間毎に、前記バッファメモ
リで読み出されかつ出力フレームに挿入されていない又
は再挿入されていないワードの可変ビット数でありあら
かじめ発生された位置調整コマンドに従って変化する当
該可変ビット数を含むように定めた容量を有する弾性メ
モリと、低減した挿入ビット速度Ｄ２／ｎにより定義さ
れた各時間毎に、あらかじめ発生された位置調整コマン
ドに従って、前記弾性メモリに含まれており前記時間に
挿入されるべき又は再挿入されるべき“ｎ”ビットを選
択する手段と、所定の時間に発生した位置調整コマンド
が前記弾性メモリに記憶されるべきビット数があらかじ
め定められた制限値を超えるものである場合は、前記バ
ッファメモリの読み出しクロックを一時的に阻止する手
段とを備えたことを特徴とする特定フレーム構造体への
情報ビットの挿入装置。 - 【請求項２】 前記弾性メモリに充てんするための前
記あらかじめ定められた制限値が２ｎ−１ビットに等し
いことを特徴とする請求項１に記載の装置。 - 【請求項３】 少なくとも１つの位置調整ビットを備
えることのある前記特定の位置が少なくとも１つのスタ
ッフビットと前記弾性メモリに記憶されたビット数とを
備えており、前記選択手段の制御が、低減された挿入ビ
ット速度Ｄ２／ｎで定義された各時間毎に、あらかじめ
構成されたフレーム数により条件付けされることを特徴
とする請求項１に記載の装置。 - 【請求項４】 前記弾性メモリは、各々の“ｎ”ビッ
トが“ｎ”ビッ卜・ワードのシフトレジスタを形成する
第１及び第２のレジスタを備えており、該第１のレジス
タは前記バッファメモリからワードを受け取ることを特
徴とする請求項１から３のいずれか一項に記載の装置。 - 【請求項５】 前記選択手段が前記第１のレジスタか
ら“ｍ”個の第１ビットを、前記第２のレジスタから“
ｎ−ｍ”個（“ｍ”は１から“ｎ”までの全ての値）の
最終ビットを選択するための“ｎ”個のセレクタユニッ
トの組を備えていることを特徴とする請求項４に記載の
装置。 - 【請求項６】 前記弾性メモリに充てんするための前
記あらかじめ定められた制限値が２ｎ−１ビットに等し
く、前記“ｎ”個のセレクタユニットが位置調整ビット
を備えることがありかつスタッフビットを備えている“
ｎ”ビット・ワードの挿入用ビット速度でインクリメン
トされる“ｎ”の容量を有するカウンタにより制御され
、該カウンタは前記位置調整コマンドに従って２つの起
こり得る値の１つを仮定するようにインクリメントされ
ることを特徴とする請求項２又は５に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8917256A FR2656479B1 (ja) | 1989-12-27 | 1989-12-27 | |
| FR8917256 | 1989-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211535A true JPH04211535A (ja) | 1992-08-03 |
| JPH0761056B2 JPH0761056B2 (ja) | 1995-06-28 |
Family
ID=9389013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418602A Expired - Lifetime JPH0761056B2 (ja) | 1989-12-27 | 1990-12-27 | 特定フレーム構造体への情報ビットの挿入装置 |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP0435130B1 (ja) |
| JP (1) | JPH0761056B2 (ja) |
| AT (1) | ATE120909T1 (ja) |
| AU (1) | AU640727B2 (ja) |
| CA (1) | CA2033156C (ja) |
| DE (1) | DE69018411T2 (ja) |
| ES (1) | ES2071736T3 (ja) |
| FR (1) | FR2656479B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137993A (ja) * | 1990-09-28 | 1992-05-12 | Fujitsu Ltd | サブレート時間スイッチ |
| FR2680062A1 (fr) * | 1991-07-31 | 1993-02-05 | Cit Alcatel | Dispositif d'extraction d'elements binaires d'information d'une structure de trame determinee. |
| ES2046106B1 (es) * | 1992-02-18 | 1996-11-16 | Estandard Electrica S A | Metodo de realizacion de circuitos alineadores inmunes a los deslizamientos ocurridos en la memoria elastica de recepcion. |
| FI90485C (fi) * | 1992-06-03 | 1999-08-11 | Nokia Telecommunications Oy | Menetelmä osoittimia sisältävien kehysrakenteiden purkamiseksi ja muodostamiseksi |
| FI90486C (fi) * | 1992-06-03 | 1999-08-11 | Nokia Telecommunications Oy | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä suoritettavan elastisen puskuroinnin toteuttamiseksi |
| FI90484C (fi) * | 1992-06-03 | 1999-08-11 | Nokia Telecommunications Oy | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävän elastisen puskurimuistin täyttöasteen valvomiseksi |
| AU664097B2 (en) * | 1992-06-26 | 1995-11-02 | Hewlett-Packard Australia Limited | A justifier and de-justifier |
| US5327126A (en) * | 1992-06-26 | 1994-07-05 | Hewlett-Packard Company | Apparatus for and method of parallel justifying and dejustifying data in accordance with a predetermined mapping |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2641488C2 (de) * | 1976-09-15 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Phasenausgleich bei PCM-Vermittlungsstellen |
| DE3600795A1 (de) * | 1986-01-14 | 1987-07-16 | Ant Nachrichtentech | Digitales nachrichtenuebertragungssystem |
| JPH01123542A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 端局中継装置 |
| JPH0644746B2 (ja) * | 1988-03-25 | 1994-06-08 | 富士通株式会社 | 並列型パルス挿入回路 |
-
1989
- 1989-12-27 FR FR8917256A patent/FR2656479B1/fr not_active Expired - Fee Related
-
1990
- 1990-12-18 DE DE69018411T patent/DE69018411T2/de not_active Expired - Lifetime
- 1990-12-18 ES ES90124539T patent/ES2071736T3/es not_active Expired - Lifetime
- 1990-12-18 AT AT90124539T patent/ATE120909T1/de not_active IP Right Cessation
- 1990-12-18 EP EP90124539A patent/EP0435130B1/fr not_active Expired - Lifetime
- 1990-12-21 AU AU68434/90A patent/AU640727B2/en not_active Expired
- 1990-12-24 CA CA002033156A patent/CA2033156C/fr not_active Expired - Fee Related
- 1990-12-27 JP JP2418602A patent/JPH0761056B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0435130A1 (fr) | 1991-07-03 |
| CA2033156C (fr) | 1994-08-16 |
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