JPH0421155Y2 - - Google Patents

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JPH0421155Y2
JPH0421155Y2 JP1008286U JP1008286U JPH0421155Y2 JP H0421155 Y2 JPH0421155 Y2 JP H0421155Y2 JP 1008286 U JP1008286 U JP 1008286U JP 1008286 U JP1008286 U JP 1008286U JP H0421155 Y2 JPH0421155 Y2 JP H0421155Y2
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JP
Japan
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voltage
multiplication circuit
circuit
output
zero
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JP1008286U
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JPS62125965U (ja
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ドリフト補償手段を有するアナログ
掛算器に関するものである。
〔従来の技術〕
アナログ掛算器は一般にドリフト特性の悪いも
のが多い。
〔考案が解決しようとする問題点〕
本考案はアナログ掛算器において、特にドリフ
ト特性を改善したものである。
〔問題点を解決する為の手段〕
本考案は上記の目的を達成する為に、アナログ
掛算回路の出力と零電圧とを比較しその差の電圧
をトラツクホールドしそのホールドされた電圧で
前記掛算回路の出力が零になるように掛算回路の
零調整電圧を制御するようにした零点補正回路、
及び前記掛算回路の出力とフルスケール基準電圧
とを比較しその差の電圧をトラツクホールドしそ
のホールドされた電圧で前記掛算回路の出力がフ
ルスケール基準電圧になるように掛算回路のフル
スケール調整電圧を制御するようにしたフルスケ
ール補正回路をアナログ掛算回路に設けたもので
ある。以下、実施例について説明する。
〔実施例〕
図は本考案に係わるアナログ掛算器の一実施例
の接続図である。図において、10はアナログの
掛算回路で、これは上記のようにドリフトが多い
ものである。21,22,23は夫々接点a〜c
を有し、その接点a〜cが同時に定められた時間
だけ順次開閉される切換器である。切換器21,
22において、接点aは校正電源24に、接点b
は入力端子In1,In2に、また接点cは零電位点
(コモン)に夫々接続されている。掛算回路10
の入力端には切換器21,22の接点bを介して
端子In1,In2より印加されるX,Y入力が加え
られ、出力端は切換器23の接点bを介して出力
端子OUTに接続されている。
30は比較器31とトラツクホールド回路32
よりなる零点補正回路で、比較器31は零電位と
切換器23の接点cを介して得られる掛算回路1
0の出力Zとを比較し、掛算回路10の出力Zが
零Vになるようにトラツクホールド回路32の出
力が変化し、その値をホールドする。40は比較
器41とトラツクホールド回路42及びフルスケ
ール基準電源43よりなるフルスケール補正回路
で、比較器41はフルスケール基準電源43の出
力電圧と切換器23の接点aを介して得られる掛
算回路10の出力Zとを比較し、掛算回路10の
出力Zがフルスケール基準電源43の出力電圧と
同じになるようにトラツクホールド回路32の出
力が変化し、その値をホールドする。フルスケー
ル基準電源43の出力電圧をEfとし、前記した
校正電源24の出力電圧をEsとすると、 Ef=k・Es2 ……(1) になるようにEfの値が選ばれている。なお、k
は定数である。
このような構成において、切換器21と22の
接点bを介してX,Y入力が掛算回路10に与え
られると、掛算回路10は両入力XとYを掛算
し、 Z=k(X・Y) ……(2) の演算を行うが、掛算回路10にドリフトがある
と正確に上式を満足しなくなる。そこで、本考案
においては測定に先立ち、以下のように零点補正
回路30により零点補正が、フルスケール補正回
路40でフルスケールについての補正が行われ
る。
零点補正について。
この場合、切換器21〜22の接点を夫々cに
接続する。これにより、掛算回路10の入力X,
Yは共に零Vとなる。このとき、掛算回路10に
ドリフトがあるとその出力は零Vにはならない。
比較器31は掛算回路10の出力Zと零電圧とを
比較し、その差が零となるようにトラツクホール
ド回路32の出力が変化して掛算回路10の零電
圧調整端子11が制御され、差が零となつたとき
のトラツクホールド回路32の出力電圧は次の補
正が行なわれるまでこのトラツクホールド回路に
おいてホールドされる。
フルスケール補正について。
この場合、切換器21〜22の接点を夫々aに
接続する。これにより、掛算回路10の入力X,
Yは共にEsとなる。従つて、掛算回路10の出
力Zはk・Es2となるべきであるが、ドリフトし
ているとk・Es2にはならない。比較器41は掛
算回路10の出力Zとフルスケール基準電源43
の出力電圧Efとを比較し、その差が零となるよ
うにトラツクホールド回路42の出力が変化して
掛算回路10のフルスケール電圧調整端子12が
制御され、差が零となつたときのトラツクホール
ド回路42の出力電圧は次の補正に行なわれるま
でこのトラツクホールド回路においてホールドさ
れる。
以上の操作により、零点及びフルスケールが補
正される。
零点及びフルスケールが補正されたら、切換器
21〜23の各接点を端子bに切換え、入力端子
In1,In2より加えられるX,Y入力を掛算回路
10に加えて掛算させる。その掛算した値Zは出
力端子OUTより取り出される。この場合、掛算
回路10はドリフト補正がなされているので、出
力端子OUTより取り出される出力Zは掛算回路
10のドリフトに影響されることなく入力X,Y
の掛算値に正確に対応したものとなる。なお、補
正は零点或いはフルスケールのどちらか一方であ
つても良い。
〔考案の効果〕
以上説明した如く、本考案によればドリフト特
性の良いアナログ掛算器がえられる。
【図面の簡単な説明】
図は本考案の掛算回路の一実施例の接続図であ
る。 10……掛算回路、30……零電圧補正回路、
31……比較器、32……トラツクホールド回
路、40……フルスケール電圧補正回路、41…
…比較器、42……トラツクホールド回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 夫々切換接点a,b,cを持ち接点aが校正電
    源に、接点bが入力端子に、接点cが零電位点に
    接続された一対の切換器、各切換器の接点bを介
    して入力端子より夫々与えられる入力XとYを掛
    算する掛算回路、前記一対の切換器の接点をcに
    接続して前記掛算回路の出力と零電圧とを比較し
    その差の電圧をトラツクホールドすると共にその
    ホールドされた電圧で前記掛算回路の出力が零に
    なるように掛算回路の零調整電圧を制御するよう
    にした零点補正回路、及び前記一対の切換器の接
    点をaに接続して前記掛算回路の出力とフルスケ
    ール基準電圧とを比較しその差の電圧をトラツク
    ホールドすると共にそのホールドされた電圧で前
    記掛算回路の出力がフルスケール基準電圧になる
    ように掛算回路のフルスケール調整電圧を制御す
    るようにしたフルスケール補正回路、よりなるア
    ナログ掛算回路。
JP1008286U 1986-01-27 1986-01-27 Expired JPH0421155Y2 (ja)

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JP1008286U JPH0421155Y2 (ja) 1986-01-27 1986-01-27

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JP1008286U JPH0421155Y2 (ja) 1986-01-27 1986-01-27

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JPS62125965U JPS62125965U (ja) 1987-08-10
JPH0421155Y2 true JPH0421155Y2 (ja) 1992-05-14

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