JPS59128806A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
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- JPS59128806A JPS59128806A JP285883A JP285883A JPS59128806A JP S59128806 A JPS59128806 A JP S59128806A JP 285883 A JP285883 A JP 285883A JP 285883 A JP285883 A JP 285883A JP S59128806 A JPS59128806 A JP S59128806A
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- 238000009499 grossing Methods 0.000 abstract description 30
- 230000001052 transient effect Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100522322 Caenorhabditis elegans clr-1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は信号の包絡線成分による混変調が小さく、信号
のレベル変動に対して速い応答速度をもつ自動利得制御
回路に関するものである。
のレベル変動に対して速い応答速度をもつ自動利得制御
回路に関するものである。
（従来技術）
従来のＡＧＣ回路を第１図に示す。第１図において１１
は信号入力端子、１３は整流回路、１４は平滑回路、１
２は平滑回路１４の出力にょシ利得が制御される可変利
得回路、１５は可変利得回路１２の出力の直流成分を得
る出力端子である。可変利得回路１２の出力が整流回路
１３、平滑回路１４を介して可変利得回路１２自身の制
御入力にもどることによシ負帰還制御ループが形成され
て自動利得制御回路（ＡＧＣ）となっている。
は信号入力端子、１３は整流回路、１４は平滑回路、１
２は平滑回路１４の出力にょシ利得が制御される可変利
得回路、１５は可変利得回路１２の出力の直流成分を得
る出力端子である。可変利得回路１２の出力が整流回路
１３、平滑回路１４を介して可変利得回路１２自身の制
御入力にもどることによシ負帰還制御ループが形成され
て自動利得制御回路（ＡＧＣ）となっている。
第２図は第１図に示すＡＧＣ回路の各部における信号波
形を示し、第２図（、）は信号入力端子１１における入
力信号波形、第２図（ｂ）は平滑回路１４の出力の信号
波形、第２図（ｃ）は出力端子１５のＡＧＣ出力信号波
形を示す。従来実施例の場合、入力信号の包絡線成分に
よる混変調を小さくする為、平滑回路１４の時定数を太
きくシ、可変利得回路１２への負帰還制御信号に包絡線
成分が包まれないようにしていた。その為、入力信号に
平滑回路の時定数に対して極端に速い時定数のステップ
的なレベル変化が発生した時、ＡＧＣ出力は第２図に示
すように平滑回路１４の時定数による長い時間の過渡応
答が発生することとなり、エラーとなる時間が長くなる
欠点を有していた。
形を示し、第２図（、）は信号入力端子１１における入
力信号波形、第２図（ｂ）は平滑回路１４の出力の信号
波形、第２図（ｃ）は出力端子１５のＡＧＣ出力信号波
形を示す。従来実施例の場合、入力信号の包絡線成分に
よる混変調を小さくする為、平滑回路１４の時定数を太
きくシ、可変利得回路１２への負帰還制御信号に包絡線
成分が包まれないようにしていた。その為、入力信号に
平滑回路の時定数に対して極端に速い時定数のステップ
的なレベル変化が発生した時、ＡＧＣ出力は第２図に示
すように平滑回路１４の時定数による長い時間の過渡応
答が発生することとなり、エラーとなる時間が長くなる
欠点を有していた。
（発明の目的）
本発明は上記欠点を除去する為に平滑回路の時定数を入
力レベルのステップ的な変化時に自動的に切替制御して
過渡応答を最小限にするものであシ、以下詳細に説明す
る。
力レベルのステップ的な変化時に自動的に切替制御して
過渡応答を最小限にするものであシ、以下詳細に説明す
る。
（発明の構成）
本発明は入出力利得を外部制御によシ可変とする可変利
得回路と、該可変利得回路の出力を絶対値化する絶対値
回路と、スイッチにより第１の時定数と第２の時定数に
切替えでき前記絶対値回路の出力を平滑化して前記可変
利得回路を制御する時定数可変型積分回路と、第３の時
定数をもち前記絶対値回路の出力を平滑化する積分回路
と、該積分回路の出力を各々異なるレベルの基準電圧と
比較する２つの電圧比較回路と、該２つの電圧比較回路
の出力の排他的論理和をとシその信号によって前記時定
数可変型積分回路のスイッチを制御する排他的論理和回
路とから成り、前記第２の時定数と第３の時定数を前記
第１の時定数よシも小さくなし１．入力信号のステップ
的変化時において前記スイッチを切替えて前記時定数可
変型積分回路の時定数を前記第１の時定数から第２の時
定数に切替えることを特徴とするＡＧＣ回路である。
得回路と、該可変利得回路の出力を絶対値化する絶対値
回路と、スイッチにより第１の時定数と第２の時定数に
切替えでき前記絶対値回路の出力を平滑化して前記可変
利得回路を制御する時定数可変型積分回路と、第３の時
定数をもち前記絶対値回路の出力を平滑化する積分回路
と、該積分回路の出力を各々異なるレベルの基準電圧と
比較する２つの電圧比較回路と、該２つの電圧比較回路
の出力の排他的論理和をとシその信号によって前記時定
数可変型積分回路のスイッチを制御する排他的論理和回
路とから成り、前記第２の時定数と第３の時定数を前記
第１の時定数よシも小さくなし１．入力信号のステップ
的変化時において前記スイッチを切替えて前記時定数可
変型積分回路の時定数を前記第１の時定数から第２の時
定数に切替えることを特徴とするＡＧＣ回路である。
（第１の実施例）
第３図は本発明の実施例によるＡＧＣ回路であシ、３１
は信号入力端子、３２は可変利得回路、３３は整流回路
、３４は平滑回路１．３５ 、３６は電圧比較回路、３
７は排他的論理和回路、３８は時定数可変型平滑回路、
３９はＡＧＣ信号出力端子である。第３図において、一
点鎖線で囲んだ部分は、第１図に示した従来例のＡＧＣ
回路に新たに加えた回路部分であり、抵抗Ｒ２とコンデ
ンサｃ２がら成る積分回路は第１図の平滑回路に相肖す
る。抵抗Ｒ２とコンデンサＣ２、抵抗Ｒ２とＲ３の並列
抵抗値ＲｐとコンデンサＣ２、抵抗Ｒ１とコンデンサＣ
１から成る各ＣＲ積分回路の時定数を各々τ２＝Ｃ２Ｒ
２，τ３＝Ｃ２Ｒｐ、τ、＝ＣｌＲ１とし、入力のステ
ップ的なレベル変化の時定数をτ１とすれば、τ１舞τ
３〈τ４くτ２のように設定されている。
は信号入力端子、３２は可変利得回路、３３は整流回路
、３４は平滑回路１．３５ 、３６は電圧比較回路、３
７は排他的論理和回路、３８は時定数可変型平滑回路、
３９はＡＧＣ信号出力端子である。第３図において、一
点鎖線で囲んだ部分は、第１図に示した従来例のＡＧＣ
回路に新たに加えた回路部分であり、抵抗Ｒ２とコンデ
ンサｃ２がら成る積分回路は第１図の平滑回路に相肖す
る。抵抗Ｒ２とコンデンサＣ２、抵抗Ｒ２とＲ３の並列
抵抗値ＲｐとコンデンサＣ２、抵抗Ｒ１とコンデンサＣ
１から成る各ＣＲ積分回路の時定数を各々τ２＝Ｃ２Ｒ
２，τ３＝Ｃ２Ｒｐ、τ、＝ＣｌＲ１とし、入力のステ
ップ的なレベル変化の時定数をτ１とすれば、τ１舞τ
３〈τ４くτ２のように設定されている。
第４図は第３図に示した本発明の実施例によるＡＧＣ回
路の各部における信号波形を示し、第４図（、）は信号
入力端子３１における入力信号、第４図（ｂ）は平滑回
路３４の出力信号、第４図（ｃ）は電圧比較回路３５の
出力信号、第４図（ｄ）は電圧比較回路３６の出力信号
、第４図（、）は排他的論理和回路３７の出力信号、第
４図（ｆ）は時定数可変型平滑回路３８の出力信号、第
４図０）は出力端子３９における出力信号の各信号波形
である。
路の各部における信号波形を示し、第４図（、）は信号
入力端子３１における入力信号、第４図（ｂ）は平滑回
路３４の出力信号、第４図（ｃ）は電圧比較回路３５の
出力信号、第４図（ｄ）は電圧比較回路３６の出力信号
、第４図（、）は排他的論理和回路３７の出力信号、第
４図（ｆ）は時定数可変型平滑回路３８の出力信号、第
４図０）は出力端子３９における出力信号の各信号波形
である。
次に第３図、第４図を用いて本発明の詳細な説明する。
入力信号を第４図（、）に示す信号とする。
入力信号は可変利得回路３２．整流回路３３を通り、平
滑回路３４において、入力信号がステップ電する為、平
滑回路３４の出力は第４図（ｂ） Ｏのように変化する
。次に電圧比較回路３６にて比較電圧ＶＬと比較され、
第４図（ａ） ＠に示すハイレベルとなる。この時電圧
比較回路３５の出力はハイレベルにホールドしているこ
とから、排他的論理和回路３７−の出力は第４１ｋ（ｅ
）＠に示すように電圧比較回路３６の出力を反転したも
のとなる。時定数可変型平滑回路３８のスイッチＳＷは
排他的論理和回路３７の出力がロウレベルの時にオンさ
れる。スイッチＳＷがオンされると、時定数可変型平滑
回路３８の時定数はτｓ ＝Ｃ２Ｒｐ （＜ Ｃ２Ｒ２
）となシ、これによって時定数可変型平滑回路３８の出
力はτ３の時定数で放電して第４図（ｆ）に示すような
波形となシ、その出力が可変利得回路３２を制御し、Ａ
ＧＣ信号出力端子３９の出力信号もτ３の時定数で利得
制御される（第４図（ｇ））。利得制御された結果、整
流回路３３の出力は低下したレベルが復旧し、平滑回路
３４の出力もレベルが上昇して再び比較電圧Ｖ、よシ高
くなシ、電圧比較回路３６の出力はロウレベルとなる。
滑回路３４において、入力信号がステップ電する為、平
滑回路３４の出力は第４図（ｂ） Ｏのように変化する
。次に電圧比較回路３６にて比較電圧ＶＬと比較され、
第４図（ａ） ＠に示すハイレベルとなる。この時電圧
比較回路３５の出力はハイレベルにホールドしているこ
とから、排他的論理和回路３７−の出力は第４１ｋ（ｅ
）＠に示すように電圧比較回路３６の出力を反転したも
のとなる。時定数可変型平滑回路３８のスイッチＳＷは
排他的論理和回路３７の出力がロウレベルの時にオンさ
れる。スイッチＳＷがオンされると、時定数可変型平滑
回路３８の時定数はτｓ ＝Ｃ２Ｒｐ （＜ Ｃ２Ｒ２
）となシ、これによって時定数可変型平滑回路３８の出
力はτ３の時定数で放電して第４図（ｆ）に示すような
波形となシ、その出力が可変利得回路３２を制御し、Ａ
ＧＣ信号出力端子３９の出力信号もτ３の時定数で利得
制御される（第４図（ｇ））。利得制御された結果、整
流回路３３の出力は低下したレベルが復旧し、平滑回路
３４の出力もレベルが上昇して再び比較電圧Ｖ、よシ高
くなシ、電圧比較回路３６の出力はロウレベルとなる。
続いて排他的論理和回路３７の出力はハイレベルとなり
、時定数可変型平滑回路３８のスイッチＳＷがオフする
ため、時定数可変型平滑回路３８の時定数はτ２にもど
る。
、時定数可変型平滑回路３８のスイッチＳＷがオフする
ため、時定数可変型平滑回路３８の時定数はτ２にもど
る。
次に入力信号の入力レベルがステップ的に上昇した時（
第４図（ａ）［相］）、平滑回路３４の出力が電圧比較
回路３５において比較電圧ＶＨよシ高くなシ比較回路３
６の出力はロウレベルであるから、排他的論理和回路３
７の出力はロウレベル（第４図（ｅ） ＠ ）となり、
時定数可変型平滑回路３８のスイッチＳＷを切替えて時
定数可変型平滑回路３８の時定数をτ２からτ３（τ２
〉τ３）に切替え、ＡＧＣ出力信号はτ３ （−〇２Ｒ
，）の時定数で過渡応答が復旧する。その後前述した場
合と同様に、平滑回路３４の出力が比較電圧Ｖ、よシも
低くなる為電圧比較回路３５の出力がハイレベル、電圧
比較回路３６の出力がロウレベルとなる為、排他的論理
和回路３７の出力がハイレベルとなシ、その結果時定数
平滑回路３８の時定数はスイッチＳＷがオフされてτ３
からτ２に切替る。従って、第３図に示しだＡＧＣ回路
では第４図（、）に示した入力信号に対して第４図Ｇ）
に示したＡＧＣ出力を得ることができる。
第４図（ａ）［相］）、平滑回路３４の出力が電圧比較
回路３５において比較電圧ＶＨよシ高くなシ比較回路３
６の出力はロウレベルであるから、排他的論理和回路３
７の出力はロウレベル（第４図（ｅ） ＠ ）となり、
時定数可変型平滑回路３８のスイッチＳＷを切替えて時
定数可変型平滑回路３８の時定数をτ２からτ３（τ２
〉τ３）に切替え、ＡＧＣ出力信号はτ３ （−〇２Ｒ
，）の時定数で過渡応答が復旧する。その後前述した場
合と同様に、平滑回路３４の出力が比較電圧Ｖ、よシも
低くなる為電圧比較回路３５の出力がハイレベル、電圧
比較回路３６の出力がロウレベルとなる為、排他的論理
和回路３７の出力がハイレベルとなシ、その結果時定数
平滑回路３８の時定数はスイッチＳＷがオフされてτ３
からτ２に切替る。従って、第３図に示しだＡＧＣ回路
では第４図（、）に示した入力信号に対して第４図Ｇ）
に示したＡＧＣ出力を得ることができる。
本実施例のＡＧＣ回路においては、入力レベルのステッ
プ的な変化に対して出力の過渡応答時間を大巾に短縮で
き、エラ一時間を短かくすることができる利点を有する
。
プ的な変化に対して出力の過渡応答時間を大巾に短縮で
き、エラ一時間を短かくすることができる利点を有する
。
（第２の実施例）
第１の実施例ではアナログ信号処理の場合について説明
したが、これをディジタル信号処理におき替えても同様
の効果を得ることができる。すなわち、第１の実施例に
て説明した第３図において、可変利得回路３２を乗算回
路に、整流回路３３を絶対値回路に、平滑回路３４をア
キュームレータ（積算回路）に、電圧比較回路３５．３
６をマグニチーードコンパレータに、時定数可変型平滑
回路３８を入力利得可変型アキュームレータに各々置き
換えてディジタル信号処理回路を構成することによって
も前記第１の実施例と同じ機能を有するＡＧＣ回路を構
成することができる。
したが、これをディジタル信号処理におき替えても同様
の効果を得ることができる。すなわち、第１の実施例に
て説明した第３図において、可変利得回路３２を乗算回
路に、整流回路３３を絶対値回路に、平滑回路３４をア
キュームレータ（積算回路）に、電圧比較回路３５．３
６をマグニチーードコンパレータに、時定数可変型平滑
回路３８を入力利得可変型アキュームレータに各々置き
換えてディジタル信号処理回路を構成することによって
も前記第１の実施例と同じ機能を有するＡＧＣ回路を構
成することができる。
この場合、第１の実施例と同じ効果を提供できるととも
に、ＬＳＩ化が可能となる利点を有することができる。
に、ＬＳＩ化が可能となる利点を有することができる。
（発明の効果）
本発明はＡＧＣ回路において入力レベルのステップ的な
変化に対して出力の過渡応答時間を大巾に短縮できるの
で、モデムの受信部に利用することができる。又レベル
のステップ的な変化の検出に微分回路を使用せずに積分
回路で構成している為、雑音に対する誤動作余裕におい
て利点があシ、更にレベルのステップ的な変化の検出を
ＡＧＣ出力側で行なっているので、ステップ変化検出出
力が広いレベル範囲で得られるという利点がある。
変化に対して出力の過渡応答時間を大巾に短縮できるの
で、モデムの受信部に利用することができる。又レベル
のステップ的な変化の検出に微分回路を使用せずに積分
回路で構成している為、雑音に対する誤動作余裕におい
て利点があシ、更にレベルのステップ的な変化の検出を
ＡＧＣ出力側で行なっているので、ステップ変化検出出
力が広いレベル範囲で得られるという利点がある。
第１図は従来例におけるＡＧＣ回路図、第２図は第１図
に示すＡＧＣ回路の各部における信号波形図、第３図は
本発明の実施例によるＡＧＣ回路図、第４図は第３図に
示すＡＧＣ回路の各部における信号波形図である。 ３Ｊ・・・信号入力端子、３２・・・可変利得回路、３
３・・・整流回路、３４・・・平滑回路、３５．３６・
・・電圧比較回路、３２・・・排他的論理和回路、３８
・・・時定数可変型平滑回路、３９・・・出力端子、Ｒ
１，Ｒ２゜Ｒ３・・・抵抗、Ｃ１，Ｃ２・・コンデンサ
、ｓｗ・・・スイッチ。 特許出願人 沖電気工業株式会社 第３図 第４図
に示すＡＧＣ回路の各部における信号波形図、第３図は
本発明の実施例によるＡＧＣ回路図、第４図は第３図に
示すＡＧＣ回路の各部における信号波形図である。 ３Ｊ・・・信号入力端子、３２・・・可変利得回路、３
３・・・整流回路、３４・・・平滑回路、３５．３６・
・・電圧比較回路、３２・・・排他的論理和回路、３８
・・・時定数可変型平滑回路、３９・・・出力端子、Ｒ
１，Ｒ２゜Ｒ３・・・抵抗、Ｃ１，Ｃ２・・コンデンサ
、ｓｗ・・・スイッチ。 特許出願人 沖電気工業株式会社 第３図 第４図
Claims (1)
- 入出力利得を外部制御によシ可変とする可変利得回路と
、該可変利得回路の出力を絶対値化する絶対値回路と、
スイッチ切替えによシ第１の時定数と第２の時定数に切
替えでき前記絶対値回路の出力を平滑化して前記可変利
得回路を制御する時定数可変型積分回路と、第３の時定
数をもち前記絶対値回路の出力を平滑化する積分回路と
、該積分回路の出力を各々異々るレベルの基準電圧と比
較する２つの電圧比較回路と、該２つの電圧比較回路の
出力の排他的論理和をとシその信号によって前記時定数
可変型積分回路のスイッチを制御する排他的論理和回路
とから成シ、前記第２の時定数と第３の時定数を前記第
１の時定数よシも小さくなし、入力信号のステップ的変
化時において前記スイッチを切替えて前記時定数可変型
積分回路の時定数を前記第１の時定数から第２の時定数
に切替えることを特徴とするＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP285883A JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP285883A JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128806A true JPS59128806A (ja) | 1984-07-25 |
| JPH0124444B2 JPH0124444B2 (ja) | 1989-05-11 |
Family
ID=11541075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP285883A Granted JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128806A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010124031A (ja) * | 2008-11-17 | 2010-06-03 | Mitsubishi Electric Corp | 信号伝達システム |
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| JP2015046725A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社五洋電子 | トーンスケルチ回路 |
| JP2016127557A (ja) * | 2015-01-08 | 2016-07-11 | 日本無線株式会社 | 電力制御装置 |
-
1983
- 1983-01-13 JP JP285883A patent/JPS59128806A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0124444B2 (ja) | 1989-05-11 |
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