JPH04211847A - ブロック書き込み機能を支援する処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブロック書き込み式グ
ラフィック制御データ用メモリ書き込みシステムに関し
、さらに詳しくは、インターリーブ化メモリに対するブ
ロック書き込み機能を支援する構成に関する。

【０００２】

【従来技術】グラフィックスの用途に使用するマイクロ
プロセッサは、メモリ・ビット・マップ間で画素情報を
可能な限り高速で移動することができなければならない
。多数の画素がビット・マップに転送されなければなら
ない状況では、この転送速度は、ブロック書き込み機能
を使用して増加させることができる。一般的に、ブロッ
ク書き込みは、色レジスタを各ＶＲＡＭと関連させ、こ
の色レジスタにビットを充填してＶＲＡＭの選択した部
分の所望の色の値を決定し、次にＶＲＡＭのアドレス・
ビットとこのＶＲＡＭに対するデータ・バス入力の両方
を使用してこのＶＲＡＭ内のロケーションを決定し、色
レジスタ内の値によって表わされる色の現われるＶＲＡ
Ｍ内の位置を決定することによって行われる。この技術
は同じ画素値を繰り返しコピーすることによってデータ
・バスに負担を与えることはなく、したがって使用可能
なメモリの帯域幅を増加させ、再びデータの転送速度を
増加させる。

【０００３】ブロック書き込みを使用して有利にできる
最も単純な用途はフィル（ｆｉｌｌ）であり、これによ
って、同じ画素値がメモリの定義された領域に転送され
る。また、データ拡張の形態の中にはブロック書き込み
技術の用途によく適したものがある。したがって、ビッ
ト・マップを圧縮した形態で記憶する場合、複数の１と
０によって画素の有無を表わすことができ、ブロック書
き込みを使用してこのビット・マップの圧縮を解除する
ことができる。一般的に、この種の拡張は、しばしばメ
モリに節約するために圧縮された形態で記憶される文字
フォントに適用される。

【０００４】メモリ・アクセスは同じバスを介して通常
モードとブロック書き込みモードで行わなければならず
、あるモードで書き込まれた（または読み取られた）デ
ータは他のモードで読み取り（または書き込み）ができ
るようにこれらのメモリ・アクセスには一貫性がなけれ
ばならないので、問題が生じる。この問題は米国特許出
願番号第３８７，５６７号に提示され、これはここで参
考文献として取り上げている。

【０００５】メモリのインターリーブ化バンクを使用す
る場合、他の問題が生じる。インターリーブ化メモリと
は、ワード・アドレスの最下位ビット（または複数のビ
ット）を使用してバンク間を選択するようにメモリのバ
ンクが構成されるものである。例えば、２つのインター
リーブ化バンクを有する３２ビット・データ・バス・シ
ステムでは、データの最初の３２ビットはメモリの第１
バンク内に格納され、データの次の３２ビットはメモリ
の第２バンク内に格納される。データの３番目の３２ビ
ットは第１バンク内に格納され、４番目の３２ビットは
第４バンク内に格納される。したがって、データが格納
されたバンクは、１つのワード（この例では、３２ビッ
トのワードが使用される）おきに交互に繰り返される。

【０００６】インターリーブ化メモリについて考察する
１つの方法は６４ビット幅のメモリ・バンクであり、こ
こでプロセッサは一時に３２ビットのデータしかアクセ
スすることができず、そのためこのデータ・バスは両方
の半分（ｂｏｔｈｈａｌｖｅｓ）に行く。いずれかの１
つの周期で実際にプロセッサによってアクセスされるこ
の半分のバンクはアドレスの最下位ビットによって決定
される。

【０００７】インターリーブ化は、一般的により広い画
素の帯域幅を可能にするためにグラフィック・システム
で使用される。２方向インターリーブ化の場合、６４ビ
ットの画素データがシフト・クロック周期毎に入手可能
になる。この高いデータ速度は高解像度画面を支援する
ために必要である。

【０００８】しかし、ブロック書き込みモードでは、こ
のプロセッサは１周期で１２８の連続したビット（４つ
の３２ビット・ワード）をアドレスし制御しようとする
。１２８ビットは２つのバンク間に分散する、すなわち
、バンク０にはビット０ないし３１と６４ないし９５が
存在し、バンク１にはビット３２ないし６３と９６ない
し１２７が存在する。８ビット／画素では、画素０と画
素４は各バンク内の同じメモリ・ロケーション内にあり
、したがって同じ周期の期間中は個別に制御することが
できない。もし両方のバンクとも書き込みを許可されれ
ば、これによって両バンクとも１２８の連続するビット
をアクセスしなければならず、そこで同じデータは両方
のバンクに行く。したがって、個々の画素と異なった複
数のバンクの制御は不可能である。

【０００９】したがって、ブロック書き込みモードでイ
ンターリーブ化メモリ・バンクを支援する方法に対する
技術が必要である。

【００１０】

【問題を解決する手段】本発明によれば、従来技術に関
連する問題を実質的に除去する処理システムが提供され
る。

【００１１】本発明の処理システムは、メモリの第１お
よび第２インターリーブ化バンクによって構成され、各
メモリは通常モードとブロック書き込みモードでアドレ
ス可能であり、通常モードでデータを受け取る複数の入
力ノードを有する。１つ以上のこれらのメモリの入力ノ
ードはブロック書き込みモードでデータを受け取るよう
にまた動作し、他の入力ノードはブロック書き込みモー
ドで使用されない。出力バスは複数のリードを有し、こ
れらのリードの一部はブロック書き込みモードでデータ
を受け取るように動作する第１バンクのメモリの入力ノ
ードに接続されると共にまたブロック書き込みモードで
は使用されない第２バンクのメモリの入力ノードに接続
される。

【００１２】本発明の処理システムによって、第１メモ
リ・バンク内でブロック書き込み機能を制御するために
使用されるデータが第２メモリ・バンク内のブロック書
き込み機能に影響を与えないという利点が与えられる。 さらに、本発明によって、両方のバンクが同時にブロッ
ク書き込みモードで動作することが可能になり、これに
よって帯域幅が増加する。通常モードの動作は影響を受
けない。

【００１３】

【実施例】本発明およびこれの他の利点をより完全に理
解するため、添付の図面と関連して以下の詳細な説明を
参照する。

【００１４】ここで図１を参照して、本発明の実施例の
機能の実際の詳細な説明に進む前に、一般的なグラフィ
ックス・メモリ・システムのメモリ構造の簡単な議論を
行う。メモリ構造とシステムには使用することができる
多数のものがあるが、好適な実施例では、一般的に１つ
のアレイ内で８つのＶＲＡＭメモリ２００、２０１等を
使用する図１に示すような構造を使用する。各ＶＲＡＭ
メモリすなわちユニットには４ビット・データ・ポート
があり、これは平面１１、１２、１３および１４を有す
るものとして扱うことができる。各平面は、１本のデー
タ・リードを使用してその平面に情報を書き込むように
構成される。これらのリードは各平面に対して０、１、
２および３とラベルを付ける。データ・バス２０のよう
な３２ビット・データ・バスを使用するシステムでは、
８つのＶＲＡＭメモリがあり（図１はこれらの内の２つ
を示す）、各メモリはデータ・バスと接続された４本の
データ・リードを有する。

【００１５】したがって、３２ビット・データ・バスの
場合、ＶＲＡＭメモリ２００は、それぞれデータ・バス
・リード０、１、２、３に接続されたその４本のデータ
・リードを有する。同様に、ＶＲＡＭメモリ２０１は、
それぞれデータ・バス・リード４、５、６、７に接続さ
れたその４本のデータ・リード０、１、２、３を有する
。これは残りの６つのＶＲＡＭのリードに対しても継続
し、その結果、最後のＶＲＡＭはそのリードがバス２０
のリード２８、２９、３０、３１と接続される。図２は
これらの接続の完全なセットを示す。

【００１６】図１を続けて、これらのメモリはグラフィ
ックス表示用の画素情報は同じ行内の平面を横断して直
列に記憶されるように構成される。画素当たり４ビット
のシステムであると仮定すれば、連続する画素は連続す
るＶＲＡＭ内に記憶される。このような状況では、画素
（Ｐｉｘｅｌ、以下同）０はＶＲＡＭ２００内に存在し
、画素１はＶＲＡＭ２０１内に存在する。画素２ないし
７に対するこの画素の記憶は図１には示されていないが
図２には示されている。画素８に対する画素情報は、次
にＶＲＡＭ２００内のなお行１内であるがこの行の列２
に記憶される。画素情報をこのように構成する理由は、
メモリからどのように情報が抽出されるかを理解するこ
とによってより完全に分かる。

【００１７】図１を続けて、各ＶＲＡＭの平面は、メモ
リの行から情報をシフトするためのシリアル・レジスタ
１６を有する。これらのレジスタからの出力は、データ
入力リードがデータ入力バスに接続されるのと同じ方法
でデータ出力バス１５と接続される。したがって、メモ
リの行、例えば行１からのデータは、レジスタ１６内に
移動される。このことは、８つのメモリ・アレイの各平
面に対して発生する。

【００１８】ある瞬間でのデータ出力バス１５を見ると
、各シフト・レジスタ内の第１ビットがこのバスに存在
する。したがって、行１がバスに出力されたと仮定すれ
ば、このバスはその行１のリード０にメモリ２００のビ
ットＡ１を有する。出力バス１５のリード１はその行１
にビットＢ１を有し、リード２は行１にビットＣ１を有
し、リード３はその行１にビットＤ１を有する。これら
のビットには、それぞれリード４、５、６、７にあるメ
モリ２０１の行１のビット、Ａ１、Ｂ１、Ｃ１、Ｄ１が
続く。したがって、最初の瞬間において、データ出力バ
ス１５は、そこに画素０を形成する４ビットを有し、こ
れには画素１を形成する４ビットが続き、これには画素
２を形成する４ビットが続く。このことは、８つの画素
０ないし７を形成する３２ビットがデータ出力バス１５
の連続するリードに存在するまで継続する。これらのビ
ットはグラフィックス表示装置に供給され、シフト・レ
ジスタは全て１つの位置だけシフトし、バスに対して次
の８つの画素、すなわち画素８ないし１５に対する画素
情報を与える。このシフトは、全てのラインがシフトさ
れ、次に出力レジスタ内にロードするために次の新しい
行が選択されるまで継続される。ＶＲＡＭからデータを
シフトして出力することに関するより完全な議論は、「
グラフィックス表示の分離シリアル・レジスタ・システ
ム」という名称の共願で同時に出願された特許出願番号
第３８７，５６９号に含まれ、この出願はここに参考文
献として含まれている。ＶＲＡＭとそのブロック書き込
みモードの動作のより詳細な説明については、１９８９
年２月２１日に付与された米国特許番号第４，８０７，
１８９号を参照し、この特許はここに参考文献として含
まれる。

【００１９】これまで、画素当たりのビット情報を４ビ
ットであると仮定してきた。もしこの画素情報を、例え
ば８ビットであると仮定するならば、各画素に対して２
つの４ビット幅のＶＲＡＭを使用しなければならない。 これはビット・パターンを若干変化させる。本発明のこ
の局面は以下でさらに詳しく説明する。また、メモリの
寸法と構造は変化し続け、図示の寸法と構造は図示目的
のためのみであり、本発明は多くの異なったメモリ構成
と異なった画素寸法を使用することができることに留意
すべきである。

【００２０】図２ないし図５に示すメモリは、図１に示
すように概念的には３次元のアレイであるものを１次元
で表示したものであることに留意しなければならない。 したがって、ここの点から「行」という用語は、いずれ
か１つの時間にバスからアドレスされた画素の組を表わ
す。

【００２１】図２は８つのＶＲＡＭメモリの構成全体を
示し、これにはＶＲＡＭ２００ないし２０７の最上位の
行内に格納された画素０ないし７を制御する情報が含ま
れ、一方画素８ないし１５は行２内にあり、画素１６な
いし２３は行３内にあり、画素２４ないし３１は行４内
にある。この構成はメモリの他の各行に対しても継続す
る。

【００２２】ＶＲＡＭメモリに対する通常の書き込み動
作の場合、データのビットはデータ・バス２０で受け取
られる。このバスにおける情報の位置によって、このデ
ータがＶＲＡＭ内のどこに記憶されるべきかが決定され
る。したがって、バス２０のリード０のビットは、ＶＲ
ＡＭのリード０に行く。ＶＲＡＭ２００の第１行のアド
レス・ロケーションもまた選択されたものと仮定すれば
、このビット情報は画素０のビット０と関連付けられる
。これはグラフィックス・システムの周知の以前から行
われている動作であり、この動作の詳細はここでは述べ
ない。本発明を理解するためには、データ・バスと複数
のＶＲＡＭとの間が物理的に接続され関連付けられてい
るので、データ・ワード２１のような所定のデータ・ワ
ードが縦座標位置にビットを有し、これらのビットがＶ
ＲＡＭ内の適切なビット位置に直接転送されることを理
解すれば十分である。また、データ・ワード２１の縦座
標位置０ないし３内の情報は、バス２０を介して、多く
の画素０、８、１６、２４、３２等の１つに行くことが
できることにも留意すること。実際の記憶ロケーション
は、ＶＲＡＭに対して同時に行われる他のアドレスによ
って決定され、これらは全てここでは示さないが、技術
上周知である。

【００２３】上述のようにデータを表わす方法は、３２
ビットのデータと各行（８つの画素）に対するフル・メ
モリ書き込み周期を必要とする。例えば、背景色を画面
に塗る場合のような幾つかの状況では、多くの画素はＶ
ＲＡＭに書き込まれる同じ情報を有している。ＶＲＡＭ
にロードするブロック書き込み法は、この状況に対処す
るように工夫されている。技術上周知のこの動作は、各
ＶＲＡＭでＶＲＡＭ２００と関連して示されているレジ
スタ２１０のような特別のレジスタを使用し、これはメ
モリ内の選択された画素ロケーションに転送するビット
を含んでいる。これらのビットは、全てのブロック書き
込み動作に先立ってロードされる。

【００２４】ブロック書き込み動作の期間中、このメモ
リは通常のロードとは異なった方法でロードされる。４
本のデータ入力リードが使用されるが、この時各ビット
は、そのＶＲＡＭ内の特定のメモリに対する特別のレジ
スタのビットの転送を制御する。例えば、ＶＲＡＭ２０
０で、画素０、８および２４をレジスタ２１０からのビ
ットによってロードすることを希望し、画素１６はその
まま変更しないものと仮定する。この状況では、リード
０、１、３はそこに論理１を有し、一方リード２は論理
０を有する。これと同じ状況は、情報が対応するＶＲＡ
Ｍメモリ行内の対応する画素に転送されるかどうかを決
定するこれらのビットの縦座標位置の３２ビット・バス
全体に及ぶ。理解できるように、これは、このデータ自
体がデータ・バスから来る通常のデータのロードとは異
なる。ブロック書き込み動作では、データは各ＶＲＡＭ
と関連する特別のレジスタから来て、このデータ・バス
のこれらのビットは単に、バスの種々のリードでのこれ
らビットの位置によって決定されるオン−オフすなわち
ロード／非ロードのロード制御を与えるだけである。

【００２５】この動作を制御するデータ・ワードは、そ
こで圧縮されたフォーマットにあると呼ばれる。また、
それぞれオンまたはオフを表わす１と０は、単に説明の
ためのものであり、逆の場合もまた真であることに留意
すべきである。

【００２６】図３は、縦座標位置０ないし３１を有する
圧縮されたデータ・ワード３１を示し、これらの位置は
、ワード内のデータの縦座標位置にしたがって種々の画
素を制御するためにＶＲＡＭに供給されなければならな
い。したがって、画素０は圧縮データ・ビット０によっ
て制御され、また画素１は圧縮データ・ビット１によっ
て制御されることになる。このようにして、圧縮データ
・ビット３１は、次に画素３１を制御しなければならな
い。これはこれまで行われたものより容易である。

【００２７】画素０は、圧縮ビット０に接続されたＶＲ
ＡＭ２００のリード０によって制御されるので、容易で
ある。しかし、圧縮データ・ワード３９の位置１内にあ
るビットは問題となる。図２では、この非圧縮ビットは
ＶＲＡＭ２００のピン１に接続されている。しかし、上
で論じたように、圧縮されたデータ縦座標位置１内のこ
のビットは、画素１に対する特別のレジスタからの情報
の書き込みを制御するために使用される。画素１は、次
にＶＲＡＭ２０１のリード１の１または０によって制御
される。このリードは、次にバス２０のリード４に接続
される。図２と図３を比較すると、入力データ・ワード
のビット位置１は１つの状況ではバス２０のリード１に
行き、一方他の状況ではリード４に行くことが示される
。したがって、圧縮ワードを使用してブロック書き込み
モードでデータの転送を制御する場合、ビットの並べ替
えが必要なことは明らかである。

【００２８】この並べ替えはスウィズル回路３２によっ
て行われ、これは圧縮データ入力と実際のデータ・バス
との間に配設される。スウィズル回路３２は、データが
図２の状況と同じようにストレートに流れるように、ま
たは図３で必要とされるようにあるパターンでリードを
並べ替えるためにプロセッサによって制御される。この
構成は情報を再構成するためのプロセッサ時間を必要と
しないが、むしろメモリ・バス構成の物理的構造に基づ
いてパターンを確立し、ブロック書き込み動作が要請さ
れる場合には何時もこの構成を要求する。

【００２９】このスウィズル回路は、プロセッサの内部
または外部でハード的に結線されることもでき、または
ソフトウエアによって制御することもできる。

【００３０】ここで、画素当たり４ビットの代わりに画
素当たり８ビットを使用し、３２ビット・データ・バス
を保持することが希望されていると仮定する。また、図
１に関して説明したように、ユニット当たり４つの平面
を有するＶＲＡＭを引き続いて使用すると仮定する。こ
のような状況では、圧縮ワードからのビットの並べ替え
は、画素当たり４ビットしか使用されない場合の並べ替
えとは異なる。これは図４から容易に分かり、ここでＶ
ＲＡＭ２００と２０１はいずれも画素０情報を有し、一
方ＶＲＡＭ２０２、２０３は画素１情報を有する。

【００３１】次に、再び圧縮データ・ビット０はＶＲＡ
Ｍ２００のリード０と引き続き関連することになるが、
圧縮ワードの他の全ての縦座標位置はバスの異なったリ
ードと関連する。圧縮ワードの縦座標位置２を例にとる
。図３で、圧縮データ・ワードの縦座標位置２は画素２
とバス・リード８とに関連する。しかし、図４ではバス
・リード１６と関連する。次に、これは、異なった画素
構成の存在するシステムに対する別のスウィズルを示す
。また、各画素の半分は別のＶＲＡＭ内に格納されるの
で、それぞれの半分は同じ圧縮データ制御ビットによっ
て制御される。したがって、各圧縮データ制御ビットは
、所定の画素の一部を格納する他のＶＲＡＭの各々に対
して一度複写されなければならない。これは、また画素
構成に対する異なったスウィズルを示す。

【００３２】図４から、圧縮ワードの各ビットは２つの
ＶＲＡＭ入力と接続するので、圧縮ワードの１６ビット
のみが３２ビット・バス構成内のＶＲＡＭの全てを制御
することが明らかである。この問題を解決するための第
１システムは、３２ビット・バスを維持し、圧縮された
３２ビット・ワードのそれぞれの半分を使用するために
２バス周期をとることである。他の選択肢は、データ・
バスを６４ビットに拡張する圧縮ワードの３２ビット全
てを使用することである。

【００３３】図９は、好適な実施例の４平面および８平
面モードを支援するための出力ビット０、１、および２
に対して必要とされるスウィズルを簡単なマルチプレク
サでどのように達成するかを示す概略図である。通常モ
ードでは、このマルチプレクサ機能は単に対応するビッ
ト位置を入力から出力に通過させる（すなわち、０から
０へ、１から１へ、および２から２へ）。４平面モード
を選択した場合、入力から出力への接続は第４図に略述
したように行われる（０から０へ、８から１へ、１６か
ら２へ）。８平面モードを選択した場合、これらの接続
は、第５図に略述したように行われる（０から０へ、０
から４へ、８から２へ）。勿論、他のマルチプレクサの
機能に他の数の平面と異なったバス組織を支援させるこ
とができる。

【００３４】好適な実施例では、スウィズル機能はマル
チプレクサのハードウエア機能によって実行されたが、
テーブル探索法のようなソフトウエアに基づく他の手段
を使用してスウィズルを実行することもできる。

【００３５】図５は、画素当たり使用されたＶＲＡＭの
数に対応する各ビットを複写することによって圧縮ワー
ドを拡張すると、同じスウィズル回路を異なったメモリ
／画素構成に対して使用できる結果となることを示す。 複写／拡張回路５２によって実行されるこの解決法はま
た所定の画素の両ＶＲＡＭを活性化する効果を有するが
、その理由は、２つのＶＲＡＭ内に画素ビットが位置す
る場合でも色情報がこれらの全てのビットに与えられな
ければならないからである。

【００３６】この動作の要点は、複写と拡張がスウィズ
ル動作に先立って発生し、これによって両動作に対して
同じスウィズル構成が使用できるということである。一
般的な動作では、全ての所定のシステムに対しても同じ
構成が使用され、したがって複写／拡張の決定は１つ行
う必要があるだけである。しかし、１つ以上のＶＲＡＭ
システム構成が同じプロセッサによって制御される状況
が生じる可能性があり、したがって動的な制御が必要に
なる。これは、状況に応じて複写／拡張回路５２がシス
テム・プロセッサに制御されて機能するように構成する
ことによって容易に達成することができる。

【００３７】複写／拡張回路５２は、数を並べ替えまた
パッド（ｐａｄ）することができるいずれの種類のレジ
スタ回路またはプロセッサでもよい。これは主プロセッ
サに制御されてマイクロ・コードによって、または特別
のプロセッサによって動作させることができ、または希
望があれば、ホスト−プロセッサによって実行すること
もできる。回路５２によって実行される機能は本来は数
学的であり、したがって当業者は所望の機能を実行する
ための多くの構成を容易に工夫することができる。

【００３８】回路５２は、画素／メモリ構成を変更する
ことができるように、受け取ったデータに応答して、ま
たはレジスタのフラグに応答して動的ベースで複写と拡
張機能に変更することに適用できるシステムにすること
ができる。したがって、図１に示すように、画素のサイ
ズが１６ビットでありＶＲＡＭが図１に示したのと同じ
サイズ、すなわち４ビットである場合、各画素に対して
４つのＶＲＡＭが使用され、したがって４ビットの拡張
になる。この状況では、図６に示すように、拡張ワード
６１は、拡張ワードの縦座標位置０、１、２、３に拡張
された圧縮ビットの縦座標位置０からのデータを有する
。この状況では、圧縮縦座標位置１からのデータは、縦
座標ビット位置４、５、６、７に拡張される等々である
。

【００３９】図７の表から、スウィズル回路の入力０、
１、２、３での複写されたデータは出力０、４、８、１
２に行くことが分かる。図４から、これらの出力はＶＲ
ＡＭ２００、２０１、２０２、２０３に行くことが分か
り、これらのＶＲＡＭは、もしその画素が１６ビットの
長さならば、画素０を保持する４つのＶＲＡＭである。

【００４０】圧縮ワードは、何個のビットが拡張された
かに拘らず、全ての所定のメモリ・クロック周期に対し
て、３２ビット全てを介して回転されるようにレジスタ
に与えられる。このことによって、画素のサイズにかか
わらず、連続的なシステム動作が可能になる。このこと
によって、またメモリ記憶の完全な柔軟性が可能になり
、全ての所定の画素の境界でも開始または停止すること
が可能になる。

【００４１】図７は、スウィズル回路３２がスウィズル
・モードにある場合、このスウィズル回路の入力対出力
の対応を示す。各々の入力は２つの可能な出力、すなわ
ち図示のスウィズル出力および図示しない直通出力を有
することを理解するべきである。もちろん、直通出力は
、出力０に接続された入力０、出力１に接続された入力
１、出力２に接続された入力２、等を有する。スウィズ
ル回路の直通構成とこのスウィズル回路のスウィズル・
モードとの間を切り替えるために、スイッチ回路が使用
される。図８はスウィズル回路３２の１つの実施例を示
し、ここでレジスタ０と１は位置０と１用として示され
る。

【００４２】図８に示すように、入力バスは３２本のリ
ードを有し、出力バスもまた３２本のリードを有する。 これらのリードの間は多数のラッチが存在し、これらの
内の２つ９００と９０１を図示する。各ラッチは、個々
の入力バス・リードに接続された１つの入力および図７
にしたがって直通通信（ｃｏｒｒｅｓｐｏｎｄｅｎｃｅ
）とスウィズル通信に接続された２つの出力を有する。 ラッチは、負荷リードに与えられた信号で、入力バスの
情報から直進する方法でロードされる。直通動作では、
信号は通常のリードに与えられ、これらのラッチからの
出力は、上述のように、直通通信でスウィズル回路を直
通してクロックされる。しかし、スウィズル回路３２が
スウィズル・モードで使用されている場合、スウィズル
・リードにはパルスが加えられ、これは出力を切り替え
るのに役立つ。例えば、ラッチ９０１に関して、直通モ
ードでは、ラッチ９０１は出力バスのリード１に接続さ
れる。しかし、スウィズル・モードでは、図から分かる
ように、ラッチ１からの他の出力が出力バスのリード４
に接続される。スウィズル回路３２の全てのラッチは、
各ラッチのスウィズル出力リードが図７に示すように出
力バス・リードに接続されるように、結線される。 この構成によって、システム・プロセッサに制御されて
直通モードでまたはスウィズル・モードでスウィズル回
路３２を選択的に制御することが可能になる。

【００４３】図８に示す回路は、スウィズル回路４２で
必要とされる多重スウィズルを扱えるように拡張するこ
とができる。この状況では、別途制御された出力リード
が各ラッチから異なった出力に伸びる。このモードでは
、第２スウィズル制御信号が各ラッチからの多重出力を
制御するために伸び、この多重出力の数は同じ画素情報
を含むＶＲＡＭの数の関数である。

【００４４】ここで示した回路と方法は、グラフィック
ス処理システムのブロック書き込み動作の点から説明し
たが、これは物理的適用を制御するために縦座標の必要
な他の多数の状況でも使用することができる。スウィズ
ル回路とプロセッサを含むこの回路は単一チップに集積
することができることに留意するべきである。

【００４５】図１０は、インターリーブ化メモリを使用
した本発明の実施例を示す。この実施例では、メモリ３
００の第１バンク（バンク０）とメモリ３０２の第２バ
ンク（バンク１）は、データ・バス２０に接続される。 ３２ビットのデータ・バス２０では、各バンク３００と
３０２は、データ・バス２０から３２ビットのデータを
受け取るように動作することができる。制御信号がメモ
リ３００と３０２に与えられ、その結果、これらメモリ
は交互に３２ビット画素ワードを記憶する。例えば、画
素当たり８ビットの場合、バンク０は画素ワード０（画
素０ないし３によって構成される）を記憶し、バンク１
は画素ワード１（画素４ないし７によって構成される）
を記憶する。バンク０は画素ワード２（画素８ないし１
１によって構成される）を記憶し、バンク１は画素ワー
ド３（画素１２ないし１５によって構成される）を記憶
する等々である。インターリーブ化は、より広い画素出
力帯域幅を可能にするためにグラフィック・システムで
通常使用される。図１０は２つのバンクのインターリー
ブを示すが、本発明の範囲から逸脱することなく、いず
れの数のバンクでも使用することができる。

【００４６】図１１は、上述のブロック書き込みモード
で使用する本発明のブロック図を示す。バンク０の３０
０はＶＲＡＭ３０４、３０６、３０８および３１０によ
って構成される。本実施例では、ＶＲＡＭ３０４ないし
３１０は、例えば８ビットの幅を有し、ＶＲＡＭ３０４
ないし３１０は１２８Ｋ×８のＶＲＡＭによって構成さ
れる。同様に、バンク１の３０２は、ＶＲＡＭ３１２、
３１４、３１６および３１８によって構成され、これら
もまた８ビットの幅を有する。

【００４７】従来技術では、対応するＶＲＡＭ（３０４
と３１２、３１６と３１４、３０８と３１６、および３
１０と３１８）はデータ・バス２０の同じリードに接続
された対応する入力ノードを有する。例えば、データ・
バス・リード「０」はＶＲＡＭ３０４のノード「０」と
ＶＲＡＭ３１２のノード「０」に接続される。しかし、
ブロック書き込みモードでは、この構成は重大な問題を
引き起こす。この構成では、対応するＶＲＡＭはここで
実行される同じブロック書き込み機能を有する。例えば
、もしデータ・レジスタ２１０が画素０、８および２４
に書き込まれるとすれば、ＶＲＡＭ３１２のレジスタ２
１０内のデータはまたＶＲＡＭ３１２の画素４、１２お
よび２８にも書き込まれる。

【００４８】本発明では、対応するＶＲＡＭに対する入
力はこの問題を回避するように構成される。各ＶＲＡＭ
３０４ないし３１８は、４つの画素のいずれが書き込ま
れるかを決定する４つの入力ノードを有する。図示した
実施例では、これらの入力ノードは、各ＶＲＡＭの入力
ノード０ないし３である。残りの４つの入力ノード４な
いし７は「無関係」なノードである、すなわちこれらの
ノードはブロック書き込みモードでは機能しないノード
である。データ・バス２０は、４本のデータ・バス・リ
ードが１つのＶＲＡＭの「無関係」な入力ノードに接続
され、この同じリードが対応するＶＲＡＭの「無関係」
なリードに接続されるようにＶＲＡＭに接続される。し
たがって、バス・リード０ないし３はＶＲＡＭ３０４の
入力ノード０ないし３およびＶＲＡＭ３１２の入力ノー
ド４ないし７に接続される。同様に、データ・バス・リ
ード４ないし７は、ＶＲＡＭ３０４の入力ノード４ない
し７およびＶＲＡＭ３１２の入力ノード０ないし３に接
続される。したがって、データ・バス・リード０ないし
３は、ＶＲＡＭ３０４に対するブロック書き込み機能を
制御し、バス・リード４ないし７はＶＲＡＭ３１２に対
してブロック書き込み機能を制御する。逆に、バス・リ
ード０ないし３はＶＲＡＭ３１２に対するブロック書き
込み機能に影響せず、バス・リード４ないし７はＶＲＡ
Ｍ３０４に対するブロック書き込み機能に影響しない。 図１３は、バス・リードとＶＲＡＭ入力ノードとの間の
接続を示す。

【００４９】スウィズル回路３２０によって、データ・
ソース３１とデータ・バス２０との間の接続が行われる
。スウィズル回路３２０の接続は、図１１に一部示され
、スウィズル回路３２０の完全な接続は図１２に示され
る。図１１と図１２に示すスウィズル回路は、図１１と
図１３に示すように、データ・バスとＶＲＡＭとの間の
接続に適するが、しかし、他のスウィズル回路構成を設
計してデータ・バス２０とＶＲＡＭとの間を異なった接
続にすることができる。さらに、多重スウィズル構成を
設けるための回路と複写／拡張回路を図１０ないし図１
３のインターリーブ化メモリ構成に使用することができ
ることに留意しなければならない。

【００５０】図示のように、インターリーブ化メモリの
２つのバンクに同時に書き込みを行うブロック書き込み
機能によって、全体で２５６ビット／周期のデータ速度
が可能になり、これはインターリーブ化しない構成のデ
ータ速度の２倍である。

【００５１】本発明を４つの「関係」する入力ノードと
４つの「無関係」な入力ノードを有するＶＲＡＭに関連
して図示したが、本発明の範囲内で他のＶＲＡＭ設計を
適応することもできる。例えば、２バンク・インターリ
ーブ・メモリ・システムは、８つの「関係」する入力ノ
ードと８つの「無関係」な入力ノードを有する１６ビッ
ト幅のＶＲＡＭを使用することもできる。

【００５２】データ・バスへのバンク１の接続の再構成
は、データ出力バス１５への接続の変更を必要とし、そ
の結果、出力データがデータ出力バス１５に正しいシー
ケンスで到達することに留意しなければならない。

【００５３】ＶＲＡＭと関連させてブロック書き込みモ
ードを参照して議論を行ったが、同じ種類のメモリ動作
を映像を支援する意図を特に持たないメモリに対しても
加えることができることを理解しなければならない。本
発明をその特定の好適な実施例に関して説明したが、種
々の変更と変形が当業者によって示唆され、本発明は添
付の請求の範囲にこのような変更と変形を包含すること
を意図するものである。

【００５４】以上の記載に関連して、以下の各項を開示
する。 １．ブロック書き込み機能を支援する処理システムにお
いて、上記の処理システムは：メモリの第１および第２
インターリーブ化バンクであって、各メモリは通常モー
ドとブロック書き込みモードでアドレス可能であると共
に各メモリは上記の通常モードでデータを受け取る複数
の入力ノードを有し、上記の入力ノードあるものは上記
のブロック書き込みモードでデータを受け取るように動
作し、上記の入力ノードたのものは上記のブロック書き
込みモードでは使用されない上記のメモリの第１および
第２インターリーブ化バンク；多重リード出力バス；お
よび上記のブロック書き込みモードでデータを受け取る
ように動作する上記の第１バンク・メモリの入力ノード
および上記のブロック書き込みモードでは使用されない
上記の第２バンク・メモリの入力ノードに上記の出力バ
ス・リードのあるものを接続する接続回路；によって構
成されることを特徴とする処理システム。 ２．上記の接続回路は、上記の出力バス・リードの他の
リードを上記のブロック書き込みモードでデータを受け
取るように動作することのできる上記の第２バンク・メ
モリの入力ノードおよび上記のブロック書き込みモード
では使用されない上記の第１バンク・メモリの入力ノー
ドと接続するようにさらに動作できることを特徴とする
前記項１記載のシステム。 ３．外部ソースからのデータを受け取る多重リード入力
バス；および通常のモードでデータが上記のメモリに供
給された場合、上記の入力バスの上記のリードからのデ
ータを上記の出力バスのあるリードに通過させると共に
ブロック書き込みモードでデータが上記のメモリに供給
された場合、上記の入力バスの上記のリードからのデー
タを上記の出力バスの他のあるリードに通過させる並べ
替え回路；によって更に構成されることを特徴とする前
記項１記載の処理システム。 ４．上記の並べ替え回路は、複数の異なった入力を出力
リードの順番に対して制御する回路を有することを特徴
とする前記項３記載の処理システム。 ５．上記の並べ替え回路は多重回路であることを特徴と
する前記項３記載の処理システム。 ６．上記の並べ替え回路は、入力リードと出力リードと
の関係を探索する探索テーブルを有するメモリを含むこ
とを特徴とする前記項３記載の処理システム。 ７．上記の並べ替え回路は、個々の入力リードからのデ
ータを多重出力リードに通過させる回路を有することを
特徴とする前記項３記載の処理システム。 ８．上記のメモリは、映像表示画素データを含み、上記
の最後に述べた回路は１つ以上のメモリに分割された１
つの画素値を制御することを特徴とする前記項３記載の
処理システム。 ９．上記のバンクは、各々ｎ個の対応するメモリによっ
て構成され、各メモリはブロック書き込みモードに応答
するｐ個の入力ノードとブロック書き込みモードに応答
しない少なくともｐ個の入力ノードを含むｍ個の入力ノ
ードを有することを特徴とする前記項１記載の処理シス
テム。 １０．上記の接続回路は、各メモリ・バンクのそれぞれ
の上記のｐ個の応答性入力ノードおよびそれぞれの上記
のｐ個の非応答性入力ノードに対して出力バス・リード
を接続するように動作できることを特徴とする前記項９
記載の処理システム。 １１．処理システムでブロック書き込みメモリ・アクセ
スを制御する方法において、上記の方法は：メモリの第
１および第２インターリーブ化バンク内にデータを記憶
するステップであって、各メモリは通常モードとブロッ
ク書き込みモードでアドレスすることができ、各メモリ
は上記の通常のモードでデータを受け取る複数の入力ノ
ードを有し、上記の入力ノードのあるものは上記のブロ
ック書き込みモードでデータを受け取り、上記の入力ノ
ードの他のものは上記のブロック書き込みモードでは使
用されないように動作することのできる上記のステップ
；および出力バスの複数のリードを上記のブロック書き
込みモードでデータを受け取るように動作できる上記の
第１バンク・メモリの入力ノードと上記のブロック書き
込みモードでは使用されない上記の第２バンク・メモリ
の入力ノードに接続するステップ；によって構成される
ことを特徴とする方法。 １２．上記の接続ステップは、上記のブロック書き込み
モードでデータを受け取るように動作できる上記の第２
バンク・メモリの入力ノードと上記のブロック書き込み
モードでは使用されない上記の第１バンク・メモリの入
力ノードに上記の出力バスの他のリードを更に接続する
ことを特徴とする前記項１１記載の方法。 １３．上記の方法は、通常のモードでデータがメモリに
供給される場合、入力バスのリードからのデータを上記
の出力バスのあるリードに通過させるステップ；および
ブロック書き込みモードでデータがメモリに供給された
場合、上記の入力バスから上記の出力バスの他のあるリ
ードにデータを通過させるためにデータを並べ替えるス
テップ； によって更に構成されることを特徴とする前記項１１記
載の方法。 １４．上記の並べ替えるステップは、複数の異なった入
力を出力リードの順番に対して制御するステップによっ
てさらに構成されることを特徴とする前記項１３記載の
方法。 １５．上記の並べ替えるステップは、入力リードと出力
リードとの関係を探索する探索テーブルを有するメモリ
をアクセスするステップを含むことを特徴とする前記項
１３記載の方法。 １６．上記の並べ替えるステップは、個々の入力リード
から多重出力リードにデータを通過させるステップによ
って構成されることを特徴とする前記項１３記載の方法
。 １７．インターリーブ化メモリに対するブロック書き込
みを制御する回路と方法が開示され、これは、メモリの
第１インターリーブ・バンク（３００）と第２インター
リーブ・バンク（３０２）を有し、各メモリは通常モー
ドとブロック書き込みモードでアドレスすることができ
る。各メモリは通常モードでデータを受け取る複数の入
力ノードを有し、これらの入力ノードのあるものはブロ
ック書き込みモードでデータを受け取るように動作する
ことが可能であり、上記の入力ノードの他のものはブロ
ック書き込みモードでは使用されない。接続回路はブロ
ック書き込みモードでデータを受け取るように動作する
第１バンク・メモリ（３００）の入力ノードおよびブロ
ック書き込みモードでは使用されない第２バンク・メモ
リ（３０２）の入力ノードに上記の出力バス・リードの
あるものを接続する。

【図面の簡単な説明】

【図１】ＶＲＡＭメモリの様式化した図である。

【図２】ＶＲＡＭメモリのデータ・バスとの接続を示す
図である。

【図３】データ・バスに接続されたスウィズル回路の図
である。

【図４および図５】交番スウィズル回路用の部分的な接
続を示す図である。

【図６】４つの位置の拡張を示す図である。

【図７】全ての状況に対するスウィズル回路の交差接続
を示す図である。

【図８】スウィズル回路の１実施例を示す図である。

【図９】幾つかの異なったメモリ構成で使用されるスウ
ィズル回路の実施例を示す図である。

【図１０】インターリーブ化メモリのブロック図である
。

【図１１】ブロック書き込みモードでインターリーブ化
メモリを使用する回路であり、関連するスウィズル回路
に対する部分的な接続を含む図である。

【図１２】スウィズル回路の交差接続を示す図である。

【図１３】データ・バスとインターリーブ化バンクとの
間の接続を示す図である。

【符号の説明】

２００、２０１、２０２、２０３、２０４、２０５、２
０６、２０７、３０４、３０６、３０８、３１０、３１
２、３１４、３１６、３１８・・・ＶＲＡＭメモリ、１
１、１２、１３、１４・・・平面、 １５・・・データ出力バス、 １６・・・シリアル・レジスタ、 ０、１、２、３・・・リード、 ２０・・・データ・バス、 ２１・・・データ・ワード、 ３１・・・データ・ソース、 ３９・・・圧縮されたデータ・ワード、３２、４２、３
２０・・・スウィズル回路、５２・・・複写／拡張回路
、 ３００、３０２・・・メモリ、 ９００、９１０．・・ラッチ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ブロック書き込み機能を支援する処理
   システムにおいて、上記の処理システムは：メモリの第
   １および第２インターリーブ化バンクであって、各メモ
   リは通常モードとブロック書き込みモードでアドレス可
   能であると共に各メモリは上記の通常モードでデータを
   受け取る複数の入力ノードを有し、上記の入力ノードの
   あるものは上記のブロック書き込みモードでデータを受
   け取るように動作し、上記の入力ノードの他のものは上
   記のブロック書き込みモードでは使用されない上記のメ
   モリの第１および第２インターリーブ化バンク；多重リ
   ード出力バス；および上記のブロック書き込みモードで
   データを受け取るように動作する上記の第１バンク・メ
   モリの入力ノードおよび上記のブロック書き込みモード
   では使用されない上記の第２バンク・メモリの入力ノー
   ドに上記の出力バス・リードのあるものを接続する接続
   回路；によって構成されることを特徴とする処理システ
   ム。