JPH0369090A - 画像用デュアルポートｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットマツプディスプレイ装置のフレームメ
モリ（映像メモリ）を構成する画像用デュアルポートＲ
ＡＭ　（ランダム・アクセス・メモリ）に関するもので
ある。

（従来の技術） 従来、ビットマツプディスプレイ装置は、ＣＲＴデイス
プレィ等の画面上に表示される文字や図形を、画面上に
表示するイメージそのままに画素単位で記憶するフレー
ムメモリにマツピングし、ビットパターンに展開して表
示する装置であり、その−殻内な構成例を第２図に示す
。

第２図は、従来のビットマツプディスプレイ装置の構成
図である。この装置は、ＣＰＵ（中央処理装置〉あるい
はグラフィック専用のプロセッサ１を備え、そのプロセ
ッサ■には、インタフェース回路２、フレームメモリ３
、ビデオ信号生成回路４及びＣＲＴデイスプレィ５が接
続されている。

このビットマツプディスプレイ装置において、プロセッ
サ１は、ＣＲＴデイスプレィ５に表示するピクセルデー
タ（画素データ〉を作成し、インタフェース回路２を介
してフレームメモリ３に格納させる。フレームメモリ３
は、周期的にピクセルデータをパラレル／シリアル変換
してビデオ信号生成回路４に送出する。すると、ビデオ
信号生成回Ｂ４からビデオ信号がＣＲＴデイスプレィ５
に送出され、そのＣＲＴデイスプレィ５の画面上にデー
タが表示される。

従来、プロセッサ１のフレームメモリアクセスとＣＲＴ
表示のためのフレームメモリ読出しとの競合を回避して
、プロセッサ１のフレームメモリアクセス効率を向上さ
せるため、あるいはビデオ信号生成回路４に供給するシ
リアルデータを生成するパラレル／シリアル変換回路を
省略するために、プロセッサインタフェース用のデータ
入出力ボートと、ビデオ信号生成回路４へのシリアルデ
ータ出力ボートとをもつ、画像用デュアルポートＲＡＭ
によって、フレームメモリが構成されることが多い。そ
の構成例を第３図に示す。

第３図は、従来の画像用デュアルポートＲＡＭを示す構
成ブロック図である。

この画像用デュアルポートＲＡＭは、アドレスＡＯ〜Ａ
７を入力するアドレスバッファ１０を備え、そのアドレ
スバッファ１０には、アドレスポインタ１１．行アドレ
スデコーダ１２及び列アドレスデコーダ１３が接続され
ている。行アドレスデコーダ１２及び列アドレスデコー
ダ１３には、複数のメモリアレイ１４−０〜１４−３が
接続され、その各メモリアレイ１４−Ｏ〜１４−３に、
パラレルデータＤＯ〜Ｄ３用の入出力バッファ１５が接
続されている。また、各メモリアレイ１４−０〜１４−
３には、それぞれデータレジスタ１６−０〜１６−３が
接続され、さらにそのデータレジスタｔ６−０〜１６−
３とアドレスポインタ１■とに、複数のパラレル／シリ
アル変換回路１７−０〜１７−３が接続されている。パ
ラレル／シリアル変換回路１７−Ｏ〜１７−３には、シ
リアルデータＳＯＯ〜ＳＯ３用の出力バッファ１８が接
続されている。また、複数の制御信号ＲＡＳ。

ＣＡＳ、ＷＥ、ＤＴｌｏＥ、ＳＣＫ、ＳＯＥから各種の
内部制御信号を生成するためのリード／ライト制御回路
１つが設けられている。

この画像用デュアルポートＲＡＭでは、行アドレスデコ
ーダ１２により、メモリアレイ１４−１〜■４−４の行
方向を選択し、その各メモリアレイ１４−０〜１４−３
から行単位で読出したピクセルデータをデータレジスタ
１６−Ｏ〜１６−３に格納する。データレジスタ１６−
Ｏ〜１６−３内のデータは、アドレスポインタ１１でア
ドレス指定が行われるパラレル／シリアル変換回路１７
−０〜１７−３により、シリアルデータに変換された後
、出力バッファ１８から出力される。この種の画像用デ
ュアルポートＲＡＭを用いたプレーン型フレームメモリ
の構成例を第４図に示す。

第４図は、第３図の画像用デュアルボー）ＲＡＭを一用
いて構成された、従来のプレーン型フレームメモリの構
成ブロック図である。

このフレームメモリは、第３図に示す４個の画像用デュ
アルポートＲＡＭ２０−０〜２０−３を備え、その各画
像用デュアルポートＲＡＭ２０−Ｏ〜２０−３が、デー
タバス２１を介して第２図のインタフェース回路２に接
続されると共に、パラレル／シリアル変換回路２２を介
して第２図のビデオ信号生成回路４に接続されている。

このフレームメモリに対するピクセルデータのストア形
式の例が第５図に示されている。

第５図に示すように、ＣＲＴデイスプレィ５に表示すべ
きデータが、インタフェース回路２から画像用デュアル
ポートＲＡＭ２０−０〜２０−３へ送られてくると、連
続するピクセルのデータが複数のメモリアレイ１４−０
−１４−３・・・・・・に分割して格納される。各メモ
リアレイ１４−０〜■４−３・・・・・・から行単位で
読出されたデータは、パラレル／シリアル変換回路１７
−０〜１７−３・・・・・・でシリアルデータＳＯＯ〜
ＳＯ３・・・・・・に変換されて各々の出力バッファ■
８・・・・・・（第３図を参照）から出力される。それ
らのシリアルデータＳＯＯ〜ＳＯ３・・・・・・は、第
４図のパラレル／シリアル変換回路２２で、連続するビ
クセルのデータに変換された後、ビデオ信号生成回路４
へ送られる。

（発明が解決しようとする課題〉 しかしながら、上記構成の画像用デュアルポートＲＡＭ
を用いてプレーン型フレームメモリを構成した場合、次
のような問題があった。

従来の画像用デュアルポートＲＡＭ２０−０〜２０−３
では、内部にパラレル／シリアル変換回路１７−Ｏ〜１
７−３を内蔵しているにもががわらず、ビデオ信号を生
成するためには、第４図及び第５図に示すように、各画
像用デュアルポートＲＡＭ２０−０〜２０−３から出力
されるピクセルデータを、さらにシリアル変換するパラ
レル／シリアル変換回路２２が必要になり、ハード量（
回路規模）の削減が図りにくいという問題点があった。

また、このような構成のフレームメモリを持つビットマ
ツプディスプレイ装置において、前記のパラレル／シリ
アル変換回路２２がフレームメモリのプレーン数分だけ
必要になることから、ハード量を小さく抑える必要のあ
る装置では、同時表示カラー数あるいは階調度を増やし
にくいという問題点があり、技術的に充分満足のゆくも
のが得られなかった。

本発明は前記従来技術が持っていた課題として、プレー
ン型フレームメモリのハード量の削減が図りにくく、小
さなハード量で多カラー表示や多階調表示の実現が困難
である点について解決した画像用デュアルポートＲＡＭ
を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、複数のメモリアレ
イから行単位で読出したピクセルデータをデータレジス
タに一時記憶した後、その記憶データをシリアルデータ
に変換して出力する機能を備え、ビットマツプディスプ
レイ装置のフレームメモリを構成する画像用デュアルポ
ートＲＡＭにおいて、前記データレジスタから出力され
るピクセルデータをピクセル順に整列した後にそれをシ
リアルデータに変換するパラレル／シリアル変換回路と
、外部から入力されるシリアルデータと前記パラレル／
シリアル変換回路の出力シリアルデータの中から、選択
信号により工つを選択するセレクタとを、設けたもので
ある。

（作用〉 本発明によれば、以上のように画像用デュアルポートＲ
ＡＭを構成したので、パラレル／シリアル変換回路は、
複数のメモリアレイから行単位で続出されたデータをビ
クセルの順にならびがえた後、それをシリアルデータに
変換してセレクタに与える。セレクタは、パラレル／シ
リアル変換回路からのシリアルデータと、外部がら入力
されるシリアルデータとの中から、選択信号に基づき１
つを選択して外部へ出力する働きをする。これにより、
プレーン型フレームメモリ構成時におけるハード量の削
減が図れる。従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す画像用デュアルポート
ＲＡＭの構成ブロック図である。

この画像用デュアルポートＲＡＭは、アドレスＡＯ〜Ａ
７を入力するアドレスバッファ３０を備え、そのアドレ
スバッファ３０の出力側には、アドレス指定用のアドレ
スポインタ３１と、アドレスデコード用の行アドレスデ
コーダ３２及び列アドレスデコーダ３３とが、接続され
ている。行アドレスデコーダ３２及び列アドレスデコー
ダ３３には、それらによってメモリアドレスが選択され
る複数のメモリアレイ３４−０〜３４−３が接続され、
さらにそのメモリアレイ３４−ｏ〜３４−３に、パラレ
ルデータＤＯ〜Ｄ３用の入出力バッファ３５及び複数の
データレジスタ３６−ｏ〜３６−３が接続されている。

データレジスタ３６−Ｏ〜３６−３は、メモリアレイ３
４−０〜３４−３からの読出しデータを一時記憶するも
のであり、その出力側とアドレスポインタ３１の出力側
とには、ソート機能付きのパラレル／シリアル変換回Ｚ
１３７が接続されている。このパラレル／シリアル変換
回路３７は、各データレジスタ３６−０〜３６−３から
の出力データを１つにまとめ、それをピクセルの順に従
って整列してから、シリアルデータに変換する機能を有
し、その出力側がセレクタ３８の入力端子Ａに接続され
ている。

セレクタ３８は、入力端子Ａの他に、外部シリアルデー
タＥＳＩＯ〜ＥＳＩ２をそれぞれ入力する入力端子Ｂ、
Ｃ，Ｄ、選択信号５ＥＬＯ，５ＥＬｌをそれぞれ入力す
る制御端子Ｓｏ、ＳＬ、及び出力端子Ｙを有し、その出
力端子ＹがシリアルデータＥＳＯ用の出力バッファ３つ
に接続されている。このセレクタ３８は、選択信号５Ｅ
ＬＯ。

５ＥＬＬにより、パラレル／シリアル変換回路３７の出
力シリアルデータと、外部シリアルデータＥＳＩＯ〜Ｅ
］２の中の１つを選択して出力する回路であり、マルチ
プレクサ等で構成されている。

また、この画像用デュアルポートＲＡＭには、リード／
ライト制御回路４０が設けられている。

このリード／ライト制御回路４０は、複数の制御信号（
ロウ・アドレス・ストローブ信号ＲＡＳ、コラム・アド
レス・ストローブ信号ＣＡＳ、ライト・イネーブル信号
ＷＥ、データトランスファ／アウトプット・イネーブル
信号ＤＴ１０Ｅ、シリアル・クロック゛ＳＣＫ、シリア
ル・アウトプット・イネーブル信号ＳＯＥ等）を入力し
、各種の内部制御信号を所定のタイミングで出力する回
路である。

次に、第６図を参照しつつ、第１図の動作を説明する。

なお、第６図は第１図中のパラレル／シリアル変換回路
３７におけるデータ並びがえの概念図である。

第１図において、データＤＯ〜Ｄ３の書込みを行う場合
、ライト・イネーブル信号ＷＥにより、データＤＯ〜Ｄ
３が人出力バッファ３５に取込まれる。アドレスバッフ
ァ３０から入力されたアドレスＡＯ〜Ａ７は、行アドレ
スデコーダ３２及び列アドレスデコーダ３３でデコード
され、メモリアレイ３４−０〜３４−３中のメモリが選
択される。その選択されたメモリに、入出力バッファ３
５からのデータＤｏ〜Ｄ３がパラレルに書込まれる。

シリアルデータＥＳＯの読出しを行う場合、アウトプッ
ト・イネーブル信号ＯＥ、シリアル・クロックＳＣＫ、
及びシリアル・アウトプット・イネーブル信号ＳＯＥに
より、先ず、行アドレスデコーダ３２で選択されたメモ
リアレイ３４−Ｏ〜３４−３中の行単位のメモリデータ
くピクセルデータ）がデータレジスタ３６−〇〜３６−
３へ転送され、格納される。データレジスタ３６−０〜
３６−３中のピクセルデータは、所定のタイミングでパ
ラレル／シリアル変換回８３７へ送られる。

パラレル／シリアル変換回路３７では、第６図に示すよ
うに、各データレジスタ３６−０〜３６−３からのピク
セルデータｄＯ〜ｄ４８．ｄｉ〜ｄ４９．ｄ２〜ｄ５０
．ｄ３〜ｄ５１が、ピクセルの順に並びかえられる。そ
の後、シリアルクロックＳＣＫに同期して、アドレスポ
インタ３１で示されたパラレル／シリアル変換回路３７
中のデータｄｏ、ｄｉ、ｄ２・・・・・・がシリアルに
出力され、セレクタ３８の入力端子Ａへ送られる。

セレクタ３８は、入力端子Ａに入力されたたシリアルデ
ータと、入力端子Ｂ、Ｃ，Ｄにそれぞれ入力された外部
シリアルデータＥＳＩＯ〜ＥＳＩ２の中の１つを、制御
端子ＳＯ，Ｓｌ上の選択信号５ＥＬＯ，５ＥＬＬに基づ
き、皮表に従って選択する。

表 そして、セレクタ３８で選択されたデータは、出力端子
Ｙから出力され、シリアル・アウトプットイネーブル信
号ＳＯＥにより、出力バッファ３９からシリアルデータ
ＥＳＯの形で、外部へ出力される。

第７図は、第工図の画像用デュアルポートＲＡＭを用い
て構成したプレーン型フレームメモリの概略の構成図ブ
ロック図である。

このプレーン型フレームメモリは、第１図に示す４個の
画像用デュアルポートＲＡＭ５０−０〜５０−３を備え
、その各画像用デュアルポートＲＡＭ５０−０〜５０−
３内のメモリアレイ３４−〇〜３４−３側が、データバ
ス５１を介して例えば第２図のインタフェース回ｉ￥８
２に接続されている。さらに、３個の画像用デュアルポ
ートＲＡＭ５０−Ｏ〜５０−２内の各パラレルシリアル
変換回路３７の出力を、１個の画像用デュアルポートＲ
ＡＭ５０−３内のパラレル／シリアル変換回路３７の外
部入力に割当て（接続し〉でいる。

第８図は、第７図のシリアルデータ出力のセレクトタイ
ミング図であり、この図を参照しつつ第７図の動作を説
明する。

例えば、第２図のインタフェース回路２からのデ；りは
、従来の第４図のプレーン型フレームメモリと同様に、
複数のメモリアレイ３４−０〜３４−３・・・・・・に
分割して格納される。ところが、データのシリアル続出
し時においては、各画像用デュアルポートＲＡＭ５０−
０〜５０−３内のパラレル／シリアル変換回路３７によ
り、それらの出力データがピクセルの順序になる。さら
に、画像用デュアルポートＲＡＭ５０−０〜５０−２内
の各パラレル／シリアル変換回路３７の出力を、画像用
デュアルポートＲＡＭ５０−３内のパラレル／シリア・
ル変換回路３７の外部入力に割当てているので、セレク
タ３８により、第８図のタイミングで出力バッファ（第
１図の符号３９参照）へ出力するデータを切換えれば、
例えば第２図のビデオ信号生成口＃Ｉ４へ供給するシリ
アルデータＥＳＯを、画像用デュアルポートＲＡＭ５０
−３から直接、出力することができる。

本実施例では、次のような利点を有している。

（ｉ）　　第１図の画像用デュアルポートＲＡＭは、従
来の第３図のパラレル／シリアル変換回路１７−０〜１
７−３に代えて、ソート機能付きのパラレル／シリアル
変換回路３７及びセレクタ３８に置き換えれば実現でき
るので、従来のものに比べて若干のハード量の増加で済
む。

（１１）　　第１図の画像用デュアルポートＲＡＭでは
、ピクセルの順序に整列されたシリアルデータＥＳＯを
直接出力できる。そのため、これを用いて第７図のプレ
ーン型フレームメモリを構成すれば、従来の第４図のパ
ラレル／シリアル変換回路２２を省略でき、そのフレー
ムメモリ全体のハード量を減少できる。

なお、本発明は図示の実施例に限定されず、例えば、第
１図の画像用デュアルポートＲＡＭの内部回路を他の構
成に変形したり、さらにその画像用デュアルポートＲＡ
Ｍを用いたプレーン型フレームメモリの全体を他の同局
構成に変更する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、ソート機
能付きのパラレル／シリアル変換回路とセレクタを設け
たので、ハード量の増大を抑制しつつピクセルの順序に
整列されたシリアルデータを直接、出力することができ
る。そのため、この画像用デュアルポートＲＡＭを用い
て、例えばプレーン型フレームメモリを構成すれば、そ
のフレームメモリ全体のハード量を大幅に減少できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す画像用デュアルポートＲ
ＡＭの構成ブロック図、第２図は従来のビットマツプデ
ィスプレイ装置の構成ブロック図、第３図は従来の画像
用デュアルポートＲＡＭの構成ブロック図、第４図は第
３図の画像用デュアルポートＲＡＭを用いたプレーン型
フレームメモリの構成ブロック図、第５図は第４図にお
けるピクセルデータのストア形式の例を示す図、第６図
は第１図のデータ並びかえの概念図、第７図は第１図を
用いたプレーン型フレームメモリの構成ブロック図、第
８図は第１図のシリアルデータ出力のセレクトタイミン
グ図である。 ３１・・・・・・アドレスポインタ、３２・・・・・・
行アドレスデコーダ、３３・・・・・・列アドレスデコ
ーダ、３４−ａ〜３４−３・・・・・・メモリアレイ、
３６−０〜３６−３・・・・・・データレジスタ、３７
・・・・・・パラレル／シリアル変換回路、３８・・・
・・・セレクタ、５０−○〜５０−３・・・・・・画像
用デュアルポートＲＡＭ。 本発明の実施例の画像用デュアルホゝトＲＡＭ従来の画
を用テ１アルポートＲＡＭ 第３図 ヒートフッ装ブチ１スプレイ哀置 第２図 第４図のビつセルテゝりのストア刑弐〇剰第５図

Claims (1)

1. 【特許請求の範囲】 複数のメモリアレイから行単位で読出したピクセルデー
   タをデータレジスタに一時記憶した後、その記憶データ
   をシリアルデータに変換して出力する機能を備え、ビッ
   トマップディスプレイ装置のフレームメモリを構成する
   画像用デュアルポートＲＡＭにおいて、 前記データレジスタから出力されるピクセルデータをピ
   クセル順に整列した後にそれをシリアルデータに変換す
   るパラレル／シリアル変換回路と、外部から入力される
   シリアルデータと前記パラレル／シリアル変換回路の出
   力シリアルデータの中から、選択信号により１つを選択
   するセレクタとを、 設けたことを特徴とする画像用デュアルポートＲＡＭ。