JPH04212536A - 複数ビット判定回路 - Google Patents
複数ビット判定回路Info
- Publication number
- JPH04212536A JPH04212536A JP40054990A JP40054990A JPH04212536A JP H04212536 A JPH04212536 A JP H04212536A JP 40054990 A JP40054990 A JP 40054990A JP 40054990 A JP40054990 A JP 40054990A JP H04212536 A JPH04212536 A JP H04212536A
- Authority
- JP
- Japan
- Prior art keywords
- input data
- bits
- circuit
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多種類の伝送路警報を
ＣＰＵにより処理する伝送装置の複数ビット判定回路に
関するものである。データバス上で複数のビットに“１
”が立っているかどうかを判定する必要がある場合に、
速やかにその判定が出来ることが要望されている。
ＣＰＵにより処理する伝送装置の複数ビット判定回路に
関するものである。データバス上で複数のビットに“１
”が立っているかどうかを判定する必要がある場合に、
速やかにその判定が出来ることが要望されている。
【０００２】
【従来の技術】従来は、データバス上でそのデータに複
数のビットが立っているかどうかの判定は例えば、ＣＰ
Ｕによるソフトウエアでコンベア・コマンド（比較を行
う命令コマンド）を用いて、そのデータが”０００００
０００”、”００００００１０”、”０００００１００
”、”００００１０００”、”０００１００００”、”
００１０００００”、”０１００００００”、”１００
０００００”以外であることで判定していた。
数のビットが立っているかどうかの判定は例えば、ＣＰ
Ｕによるソフトウエアでコンベア・コマンド（比較を行
う命令コマンド）を用いて、そのデータが”０００００
０００”、”００００００１０”、”０００００１００
”、”００００１０００”、”０００１００００”、”
００１０００００”、”０１００００００”、”１００
０００００”以外であることで判定していた。
【０００３】
【発明が解決しようとする課題】しかしながら上述の判
定方法においては、システム処理の中で例えば警報デー
タに複数のビットが立っているかどうかの判定処理を多
数回やらなくてはならない時には、ソフトウエアのステ
ップ数が膨大となり処理時間もかかるという問題点があ
った。
定方法においては、システム処理の中で例えば警報デー
タに複数のビットが立っているかどうかの判定処理を多
数回やらなくてはならない時には、ソフトウエアのステ
ップ数が膨大となり処理時間もかかるという問題点があ
った。
【０００４】したがって本発明の目的は、入力データに
対し少ないステップ数で複数ビットの判定を行う複数ビ
ット判定回路を提供することにある。
対し少ないステップ数で複数ビットの判定を行う複数ビ
ット判定回路を提供することにある。
【０００５】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、並
列のｎビットからなるデータを入力して、入力データの
複数ビットに”１” が立っているか否かの判定を行う
複数ビット判定回路において、２００−１〜２００−（
ｎ＋１） は入力データの各ビットを分岐して入力して
、入力データの複数ビットに”１” が立っているか否
かの判定を行い、各場合に応じて所定の信号を出力する
（ｎ＋１） 個の解読部である。又、３００ は解読部
２００−１〜２００−（ｎ＋１） の出力を入力して、
入力データの複数ビットに”１” が立っているか否か
に応じて対応する信号を出力する複数ビット判定部であ
る。
回路の構成によって解決される。即ち図１において、並
列のｎビットからなるデータを入力して、入力データの
複数ビットに”１” が立っているか否かの判定を行う
複数ビット判定回路において、２００−１〜２００−（
ｎ＋１） は入力データの各ビットを分岐して入力して
、入力データの複数ビットに”１” が立っているか否
かの判定を行い、各場合に応じて所定の信号を出力する
（ｎ＋１） 個の解読部である。又、３００ は解読部
２００−１〜２００−（ｎ＋１） の出力を入力して、
入力データの複数ビットに”１” が立っているか否か
に応じて対応する信号を出力する複数ビット判定部であ
る。
【０００６】そして、複数ビット判定部３００ の出力
により入力データの複数ビットに”１” が立っている
か否かの判定を行うように構成する。
により入力データの複数ビットに”１” が立っている
か否かの判定を行うように構成する。
【０００７】
【作用】図１において、並列のｎビットからなる入力デ
ータの各ビットを分岐して（ｎ＋１） 個の解読部２０
０−１ 〜２００−（ｎ＋１） に入力して、各解読部
２００−１ 〜２００−（ｎ＋１） で入力データの複
数ビットに”１” が立っているか否かの判定を行う。 各解読部２００−１ 〜２００−（ｎ＋１） はそれぞ
れ例えばインバータ（図示しない）と論理積回路（以下
ＡＮＤ回路と称する、図示しない）からなり、並列のｎ
ビットからなる入力データが”１” を１個含む場合又
は１個も含まない場合に対して各ＡＮＤ回路からは”１
” を出力し、複数ビットに”１” を含む時には”０
” を出力する。
ータの各ビットを分岐して（ｎ＋１） 個の解読部２０
０−１ 〜２００−（ｎ＋１） に入力して、各解読部
２００−１ 〜２００−（ｎ＋１） で入力データの複
数ビットに”１” が立っているか否かの判定を行う。 各解読部２００−１ 〜２００−（ｎ＋１） はそれぞ
れ例えばインバータ（図示しない）と論理積回路（以下
ＡＮＤ回路と称する、図示しない）からなり、並列のｎ
ビットからなる入力データが”１” を１個含む場合又
は１個も含まない場合に対して各ＡＮＤ回路からは”１
” を出力し、複数ビットに”１” を含む時には”０
” を出力する。
【０００８】この結果、入力データの複数ビットに”１
” が立っていない時には、各解読部２００−１ 〜２
００−（ｎ＋１）から”１”を出力し、入力データの複
数ビットに”１” が立っている時には、各解読部２０
０−１ 〜２００−（ｎ＋１）から”０” を出力する
。
” が立っていない時には、各解読部２００−１ 〜２
００−（ｎ＋１）から”１”を出力し、入力データの複
数ビットに”１” が立っている時には、各解読部２０
０−１ 〜２００−（ｎ＋１）から”０” を出力する
。
【０００９】上記各解読部２００−１ 〜２００−（ｎ
＋１） の出力を複数ビット判定部３００ に入力する
。複数ビット判定部３００ は例えば否定論理和回路（
以下ＮＯＲ回路と称する、図示しない）で構成され、こ
の複数ビット判定部３００ で入力データの否定論理和
を求め、入力データの複数ビットに”１” が立ってい
るか否かに応じて”１” 又は”０” の信号を出力す
る。そして、複数ビット判定部３００ の出力により、
入力データの複数ビットに”１” が立っているか否か
の判定を行う。
＋１） の出力を複数ビット判定部３００ に入力する
。複数ビット判定部３００ は例えば否定論理和回路（
以下ＮＯＲ回路と称する、図示しない）で構成され、こ
の複数ビット判定部３００ で入力データの否定論理和
を求め、入力データの複数ビットに”１” が立ってい
るか否かに応じて”１” 又は”０” の信号を出力す
る。そして、複数ビット判定部３００ の出力により、
入力データの複数ビットに”１” が立っているか否か
の判定を行う。
【００１０】
【実施例】図２は本発明の実施例の複数ビット判定回路
の構成を示すブロック図である。図３は実施例のデコー
ダの構成図である。
の構成を示すブロック図である。図３は実施例のデコー
ダの構成図である。
【００１１】全図を通じて同一符号は同一対象物を示す
。図２において、例えば８ビットからなるデータ（Ｄｏ
、Ｄ１、Ｄ２ 、Ｄ３ 、Ｄ ４、Ｄ５ 、Ｄ６ 、Ｄ
７）を、書き込み制御信号（ＷＥ）にしたがってデータ
バスからフリップフロップ（以下ＦＦと称する）１に入
力して一時保持する。ＦＦ１に一時保持したデータを次
のクロックにより出力し、８ビット並列の各ビットを分
岐して、デコーダ２−１〜２−９ に加える。デコーダ
２−１〜２−９ は例えば図３に示すようなインバータ
５とＡＮＤ回路６とで構成される。
。図２において、例えば８ビットからなるデータ（Ｄｏ
、Ｄ１、Ｄ２ 、Ｄ３ 、Ｄ ４、Ｄ５ 、Ｄ６ 、Ｄ
７）を、書き込み制御信号（ＷＥ）にしたがってデータ
バスからフリップフロップ（以下ＦＦと称する）１に入
力して一時保持する。ＦＦ１に一時保持したデータを次
のクロックにより出力し、８ビット並列の各ビットを分
岐して、デコーダ２−１〜２−９ に加える。デコーダ
２−１〜２−９ は例えば図３に示すようなインバータ
５とＡＮＤ回路６とで構成される。
【００１２】例えば図３（ａ） はデコーダ２−１ に
対するもので、入力データの各ビット即ちＤｏ〜Ｄ７
のすべてが”０” の場合、即ち入力データが”０００
０００００”に対する回路であり、Ｄｏ〜Ｄ７ の入力
はインバータ５−０ 〜５−７ で反転されて”１”
となり、ＡＮＤ回路６からは”１” を出力する。
対するもので、入力データの各ビット即ちＤｏ〜Ｄ７
のすべてが”０” の場合、即ち入力データが”０００
０００００”に対する回路であり、Ｄｏ〜Ｄ７ の入力
はインバータ５−０ 〜５−７ で反転されて”１”
となり、ＡＮＤ回路６からは”１” を出力する。
【００１３】又、図３（ｂ） はデコーダ２−２（図示
しない）に対するもので、入力データＤｏ〜Ｄ７ のう
ちＤｏが”１” 、Ｄ１〜Ｄ７ が”０” の場合、即
ち入力データが”０００００００１”に対する回路であ
り、Ｄｏのデータ（”１”）はそのままＡＮＤ回路６に
入力し、Ｄ１〜Ｄ７ のデータ（”０”）はインバータ
７−１ 〜７−７ で反転されて”１” となってＡＮ
Ｄ回路６に入力される。この結果、ＡＮＤ回路６からは
”１” を出力する。
しない）に対するもので、入力データＤｏ〜Ｄ７ のう
ちＤｏが”１” 、Ｄ１〜Ｄ７ が”０” の場合、即
ち入力データが”０００００００１”に対する回路であ
り、Ｄｏのデータ（”１”）はそのままＡＮＤ回路６に
入力し、Ｄ１〜Ｄ７ のデータ（”０”）はインバータ
７−１ 〜７−７ で反転されて”１” となってＡＮ
Ｄ回路６に入力される。この結果、ＡＮＤ回路６からは
”１” を出力する。
【００１４】他のデコーダ２−３ 〜２−９ について
も、入力データがそれぞれ”００００００１０”、”０
００００１００”、”００００１０００”、”０００１
００００”、”００１０００００”、”０１０００００
０”、及び”１０００００００”の場合に対する回路で
あり、上述と同様にして入力データの複数ビット” に
”１” を含まない場合には、ＡＮＤ回路６からは”１
” を出力する。
も、入力データがそれぞれ”００００００１０”、”０
００００１００”、”００００１０００”、”０００１
００００”、”００１０００００”、”０１０００００
０”、及び”１０００００００”の場合に対する回路で
あり、上述と同様にして入力データの複数ビット” に
”１” を含まない場合には、ＡＮＤ回路６からは”１
” を出力する。
【００１５】上記デコーダ２−１ 〜２−９ の出力を
図２に示すＮＯＲ回路３に加える。入力データの複数ビ
ットに”１” を含まない時にはＮＯＲ回路３からは”
０” を出力する。このＮＯＲ回路３の出力をバッファ
４の最上位ビット（Ｄ７）に入力する。他のビット（Ｄ
６ 、Ｄ５ 、Ｄ４ 、Ｄ３、Ｄ２ 、Ｄ１、Ｄｏ）は
アース電位（”０”）に設定してあるため、今の場合、
読み出し制御信号（ＲＤ）によりバッファ４のすべての
ビット（Ｄ７ 〜Ｄｏ）から”０” を出力する。
図２に示すＮＯＲ回路３に加える。入力データの複数ビ
ットに”１” を含まない時にはＮＯＲ回路３からは”
０” を出力する。このＮＯＲ回路３の出力をバッファ
４の最上位ビット（Ｄ７）に入力する。他のビット（Ｄ
６ 、Ｄ５ 、Ｄ４ 、Ｄ３、Ｄ２ 、Ｄ１、Ｄｏ）は
アース電位（”０”）に設定してあるため、今の場合、
読み出し制御信号（ＲＤ）によりバッファ４のすべての
ビット（Ｄ７ 〜Ｄｏ）から”０” を出力する。
【００１６】又、入力データの複数ビットに”１” が
立った場合、例えばＤｏ だけに”１” が立つべきと
ころをＤｏ とＤ１ とに”１” が立った時には、図
３（ｂ） に示すデコーダ２−２ のインバータ７−１
でＤ１ のデータ（”１”）が反転されて”０” と
なり、図３に示すＡＮＤ回路６からは”０” を出力す
る。この出力を図２に示すＮＯＲ回路３に加えることに
より、ＮＯＲ回路３からは”１” を出力する。このＮ
ＯＲ回路３の出力（”１”） をバッファ４に入力する
ことにより、バッファ４の最上位ビット（Ｄ７）からは
”１” を出力する。この出力を表示装置（図示しない
）で表示することにより、入力データの複数ビットに”
１” が立ったことを認識する。
立った場合、例えばＤｏ だけに”１” が立つべきと
ころをＤｏ とＤ１ とに”１” が立った時には、図
３（ｂ） に示すデコーダ２−２ のインバータ７−１
でＤ１ のデータ（”１”）が反転されて”０” と
なり、図３に示すＡＮＤ回路６からは”０” を出力す
る。この出力を図２に示すＮＯＲ回路３に加えることに
より、ＮＯＲ回路３からは”１” を出力する。このＮ
ＯＲ回路３の出力（”１”） をバッファ４に入力する
ことにより、バッファ４の最上位ビット（Ｄ７）からは
”１” を出力する。この出力を表示装置（図示しない
）で表示することにより、入力データの複数ビットに”
１” が立ったことを認識する。
【００１７】このようにして、簡単な回路の付加により
入力データに対して少ないステップ数で複数ビットの判
定を行うことが出来る。
入力データに対して少ないステップ数で複数ビットの判
定を行うことが出来る。
【００１８】
【発明の効果】以上説明したように本発明によれば、簡
単な回路の付加により入力データに対して少ないステッ
プ数で複数ビットの判定を行うことが出来る。
単な回路の付加により入力データに対して少ないステッ
プ数で複数ビットの判定を行うことが出来る。
【図１】本発明の原理図
【図２】本発明の実施例の複数ビット判定回路の構成を
示すブロック図である。
示すブロック図である。
【図３】実施例のデコーダの構成図である。
２００−１ 〜２００−（ｎ＋１） 解読部３００
複数ビット判定部
複数ビット判定部
Claims (1)
- 【請求項１】 並列のｎビットからなるデータを入力
して、該入力データの複数ビットに”１” が立ってい
るか否かの判定を行う複数ビット判定回路において、該
入力データの各ビットを分岐して入力して該入力データ
の複数ビットに”１” が立っているか否かの判定を行
い、各場合に応じて所定の信号を出力する（ｎ＋１）
個の解読部（２００−１〜２００−（ｎ＋１））と、該
解読部（２００−１〜２００−（ｎ＋１））の出力を入
力して該入力データの複数ビットに”１” が立ってい
るか否かに応じて対応する信号を出力する複数ビット判
定部（３００） を設け、該複数ビット判定部（３００
） の出力により該入力データの複数ビットに”１”
が立っているか否かの判定を行うようにしたことを特徴
とする複数ビット判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40054990A JPH04212536A (ja) | 1990-12-06 | 1990-12-06 | 複数ビット判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40054990A JPH04212536A (ja) | 1990-12-06 | 1990-12-06 | 複数ビット判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212536A true JPH04212536A (ja) | 1992-08-04 |
Family
ID=18510448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40054990A Withdrawn JPH04212536A (ja) | 1990-12-06 | 1990-12-06 | 複数ビット判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04212536A (ja) |
-
1990
- 1990-12-06 JP JP40054990A patent/JPH04212536A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |