JPH042973B2 - - Google Patents
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- JPH042973B2 JPH042973B2 JP59098084A JP9808484A JPH042973B2 JP H042973 B2 JPH042973 B2 JP H042973B2 JP 59098084 A JP59098084 A JP 59098084A JP 9808484 A JP9808484 A JP 9808484A JP H042973 B2 JPH042973 B2 JP H042973B2
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、論理演算と共に数学的な算術演算
をも効果的に簡単なプログラムによつて実行させ
るマイクロプロセツサに関する。
をも効果的に簡単なプログラムによつて実行させ
るマイクロプロセツサに関する。
［発明の背景技術］
例えば、８ビツトのデータバスを備えたマイク
ロプロセツサにあつては、ビツト同士の論理演算
を実行するには、ビツトシフト命令を多用して演
算を進行させなければならない。このため、非常
に効率の悪い演算制御を実行しなければならな
い。例えば、入力ポートP1としてP10〜P17を備
え、出力ポートP3としてP30〜P37を備えるモト
ローラ社製マイクロプロセツサMC6801を用い
て、入力ポートP10とP11からのビツト単位の論
理積演算を行ない、その結果を出力ポートP32に
出力するプログラムは次のようになる。
ロプロセツサにあつては、ビツト同士の論理演算
を実行するには、ビツトシフト命令を多用して演
算を進行させなければならない。このため、非常
に効率の悪い演算制御を実行しなければならな
い。例えば、入力ポートP1としてP10〜P17を備
え、出力ポートP3としてP30〜P37を備えるモト
ローラ社製マイクロプロセツサMC6801を用い
て、入力ポートP10とP11からのビツト単位の論
理積演算を行ない、その結果を出力ポートP32に
出力するプログラムは次のようになる。
LDAA P1
ROLA
ANDA P1
ROLA
ANDA ＃＄04
STAA MEMORY
LDAA P3
ANDA ＃＄FB
ORA MEMORY
STAA P3
ここで、MEMORYとして示した数値は、上
記MC6801がアクセス可能なRAMの任意の番地
を表わしている。すなわち、この例では非常に単
純な論理演算を実行するために10ステツプが必要
となるものである。
記MC6801がアクセス可能なRAMの任意の番地
を表わしている。すなわち、この例では非常に単
純な論理演算を実行するために10ステツプが必要
となるものである。
このようなビツト単位の論理演算を効率良く実
行させるためには、例えばモトローラ社製の１ビ
ツトマイクロプロセツサMC14500が効果的に使
用できる。しかし、このような１ビツマイクロプ
ロセツサによつて複数ビツトに対する演算、例え
ばカウント動作を実行させる場合には、非常に効
率の悪い状態となる。すなわち、このような１ビ
ツトマイクロプロセツサによつて６段のカウンタ
回路を実現しようとすると、このカウンタの各段
に対してそれぞれ９ステツプのプログラムが必要
であり、その他クロツク用として５ステツプ必要
な状態となる。したがつて、合計59ステツプ必要
な状態となる。つまり、名命令をいずれも１ワー
ドと考えると、59ワードのプログラムメモリを消
費するものであり、データメモリとしては13ビツ
トを消費する状態となる。
行させるためには、例えばモトローラ社製の１ビ
ツトマイクロプロセツサMC14500が効果的に使
用できる。しかし、このような１ビツマイクロプ
ロセツサによつて複数ビツトに対する演算、例え
ばカウント動作を実行させる場合には、非常に効
率の悪い状態となる。すなわち、このような１ビ
ツトマイクロプロセツサによつて６段のカウンタ
回路を実現しようとすると、このカウンタの各段
に対してそれぞれ９ステツプのプログラムが必要
であり、その他クロツク用として５ステツプ必要
な状態となる。したがつて、合計59ステツプ必要
な状態となる。つまり、名命令をいずれも１ワー
ドと考えると、59ワードのプログラムメモリを消
費するものであり、データメモリとしては13ビツ
トを消費する状態となる。
［発明の目的］
この発明は上記のような点に鑑みなされたもの
で、例えばビツト単位の論理演算が効率よく実行
できるようにすると共に、複数ビツトによる算術
演算も効果的に実行することができ、各種制御装
置に対して効果的に使用できるようにするマイク
ロプロセツサを提供しようとするものである。
で、例えばビツト単位の論理演算が効率よく実行
できるようにすると共に、複数ビツトによる算術
演算も効果的に実行することができ、各種制御装
置に対して効果的に使用できるようにするマイク
ロプロセツサを提供しようとするものである。
また、上記のように論理演算と共に算術演算が
実行される状態としながら、データメモリ部分を
充分に簡単な共通構成とすることができるように
することも目的としている。
実行される状態としながら、データメモリ部分を
充分に簡単な共通構成とすることができるように
することも目的としている。
［発明の概要］
すなわち、この発明に係るマイクロプロセツサ
は、主としてビツト単位の論理演算を実行する論
理ユニツトと、複数ビツトの算術演算を実行する
算術演算ユニツトとを設け、これら各ユニツトに
対してそれぞれ専用のデータバスを設定するよう
にしている。また、この場合上記第１および第２
のデータバスに対して共通の状態でデータメモリ
を設定するものであり、このデータメモリは上記
それぞれのデータバスに対して接続設定されるビ
ツト変換回路、およびこのビツト変換回路に対し
て内部バスを介して結合設定される共通ビツト構
成の内部メモリによつて構成するものである。
は、主としてビツト単位の論理演算を実行する論
理ユニツトと、複数ビツトの算術演算を実行する
算術演算ユニツトとを設け、これら各ユニツトに
対してそれぞれ専用のデータバスを設定するよう
にしている。また、この場合上記第１および第２
のデータバスに対して共通の状態でデータメモリ
を設定するものであり、このデータメモリは上記
それぞれのデータバスに対して接続設定されるビ
ツト変換回路、およびこのビツト変換回路に対し
て内部バスを介して結合設定される共通ビツト構
成の内部メモリによつて構成するものである。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。第１図はその構成を示しているもので、
このマイクロプロセツサにあつては第１および第
２のデータバス１１および１２を備えている。第
１のデータバス１１は例えば１ビツト等のn1ビ
ツト構成のデータバスであつて、この第１のデー
タバス１１に対しては、ビツト単位の論理演算、
あるいは簡単な算術演算が実行される第１の演算
ユニツト１３（Logic Unit、あるいは
Arithmetic Logic Unit＝ALU）が接続設定さ
れている。また、第２のデータバス１２は上記
n1とは異なる例えば８ビツト等のn2ビツト構成
とされるもので、この第２のデータバス１２に対
しては第２の演算ユニツト１４が接続設定されて
いる。
明する。第１図はその構成を示しているもので、
このマイクロプロセツサにあつては第１および第
２のデータバス１１および１２を備えている。第
１のデータバス１１は例えば１ビツト等のn1ビ
ツト構成のデータバスであつて、この第１のデー
タバス１１に対しては、ビツト単位の論理演算、
あるいは簡単な算術演算が実行される第１の演算
ユニツト１３（Logic Unit、あるいは
Arithmetic Logic Unit＝ALU）が接続設定さ
れている。また、第２のデータバス１２は上記
n1とは異なる例えば８ビツト等のn2ビツト構成
とされるもので、この第２のデータバス１２に対
しては第２の演算ユニツト１４が接続設定されて
いる。
そして、このように並列的に設定される第１お
よび第２のデータバス１１および１２に対して
は、共通となる状態でデータメモリ１５が接続設
定され、また入出力ポート１６が接続設定されて
いる。
よび第２のデータバス１１および１２に対して
は、共通となる状態でデータメモリ１５が接続設
定され、また入出力ポート１６が接続設定されて
いる。
このように設定されるマイクロプロセツサ部分
に対しては、クロツク発生回路１７で発生された
クロツク信号が供給されるようになるもので、こ
のクロツク発生回路１７で発生されたシステムク
ロツク信号は、プログラムカウンタ１８を動作さ
せ、このカウンタ１８の計数出力によつてプログ
ラムメモリ１９のアドレスが指定されるようにな
るものである。このアドレス指定されたプログラ
ムメモリ１９は、そのアドレスに対応したデータ
を出力するものであり、この出力データは命令デ
コーダ２０によつて解読されるようになる。
に対しては、クロツク発生回路１７で発生された
クロツク信号が供給されるようになるもので、こ
のクロツク発生回路１７で発生されたシステムク
ロツク信号は、プログラムカウンタ１８を動作さ
せ、このカウンタ１８の計数出力によつてプログ
ラムメモリ１９のアドレスが指定されるようにな
るものである。このアドレス指定されたプログラ
ムメモリ１９は、そのアドレスに対応したデータ
を出力するものであり、この出力データは命令デ
コーダ２０によつて解読されるようになる。
この命令デコーダ２０は、上記第１のデータバ
ス１１あるいは第２のデータバス１２に対して命
令出力を結合するようになるもので、上記命令デ
コーダ２０によつて解読された命令が、n1ビツ
ト単位の演算を指定する命令で、第１の演算ユニ
ツト１３において演算実行可能な命令である場合
には、第１のデータバス１１を選択する。そし
て、上記第１の演算ユニツト１３と共に、データ
メモリ１５および入出力ポート１６をアクセスす
るようになる。
ス１１あるいは第２のデータバス１２に対して命
令出力を結合するようになるもので、上記命令デ
コーダ２０によつて解読された命令が、n1ビツ
ト単位の演算を指定する命令で、第１の演算ユニ
ツト１３において演算実行可能な命令である場合
には、第１のデータバス１１を選択する。そし
て、上記第１の演算ユニツト１３と共に、データ
メモリ１５および入出力ポート１６をアクセスす
るようになる。
また、命令デコーダ２０において解読された命
令が、n2ビツト単位の算術演算命令（例えば
INCA命令）であつた場合には、n2ビツト構成の
第２のデータバス１２が選択され、第２の演算ユ
ニツト１４、およびデータメモリ１５、入出力ポ
ート１６がアクセスされるようになる。
令が、n2ビツト単位の算術演算命令（例えば
INCA命令）であつた場合には、n2ビツト構成の
第２のデータバス１２が選択され、第２の演算ユ
ニツト１４、およびデータメモリ１５、入出力ポ
ート１６がアクセスされるようになる。
ここで、上記のように構成されるマイクロプロ
セツサにおいて、前述したマイクロプロセツサ
MC14500の命令体系で、前述したビツト単位の
論理演算例をプログラムして示せば、第１のデー
タバス１１を１ビツト構成として第１の演算ユニ
ツト１３でビツト単位の論理積演算を実行するた
めには次のようになる。
セツサにおいて、前述したマイクロプロセツサ
MC14500の命令体系で、前述したビツト単位の
論理演算例をプログラムして示せば、第１のデー
タバス１１を１ビツト構成として第１の演算ユニ
ツト１３でビツト単位の論理積演算を実行するた
めには次のようになる。
LD P10
AND P11
STO P32
また、バイト単位の入力ポートP1の８ビツト
の入力データを数値とみなして、そのデータ値を
＋１（インクリメント）してバイト単位の出力ポ
ートP3に対して出力するような演算にあつては、
前記MC6801の命令体系でプログラムすれば次の
ようになる。
の入力データを数値とみなして、そのデータ値を
＋１（インクリメント）してバイト単位の出力ポ
ートP3に対して出力するような演算にあつては、
前記MC6801の命令体系でプログラムすれば次の
ようになる。
LADD P1
INCA
STAA P3
すなわち、ビツト単位の論理演算を主として実
行する第１の演算ユニツト１３と、このユニツト
１３に対して接続設定される第１のデータバス１
１を使用した論理演算のプログラム、および複数
ビツトの演算を主として実行する第２の演算ユニ
ツト１４と、このユニツト１４に対して接続設定
される複数ビツト構成の第２のデータバス１２を
使用した算術演算のプログラムが、１つのマイク
ロプロセツサによつて実行されるうになるもので
あり、データの処理効率が効果的に向上される状
態となる。
行する第１の演算ユニツト１３と、このユニツト
１３に対して接続設定される第１のデータバス１
１を使用した論理演算のプログラム、および複数
ビツトの演算を主として実行する第２の演算ユニ
ツト１４と、このユニツト１４に対して接続設定
される複数ビツト構成の第２のデータバス１２を
使用した算術演算のプログラムが、１つのマイク
ロプロセツサによつて実行されるうになるもので
あり、データの処理効率が効果的に向上される状
態となる。
ここで、上記のようにn1およびn2とビツト構
成の異なる第１および第２のデータバス１１およ
び１２に対して共通状態で設定されるデータメモ
リ１５は、第２図に示すように構成されている。
すなわち、このデータメモリ１５にあつては上記
データバス１１および１２で使用されるビツト数
とは無関係なｍビツト構成の内部データメモリ１
５１を備えるもので、この内部データメモリ１５
１に対して内部データバス１５２を介して第１お
よび第２のビツト変換回路１５３および１５４が
接続設定される。この第１および第２のビツト変
換回路１５３および１５４は、それぞれ第１およ
び第２のデータバス１１および１２とデータの交
換を行なうもので、第１のビツト変換回路１５３
はn1ビツトのデータをｍビツト構成のデータに
変換し、またｍビツトのデータをn1ビツト構成
のデータに変換するものである。また、第２のビ
ツト変換回路１５４はn2ビツト構成のデータを
ｍビツト構成のデータに変換し、さらにｍビツト
構成のデータをn2ビツト構成のデータに変換す
るものである。
成の異なる第１および第２のデータバス１１およ
び１２に対して共通状態で設定されるデータメモ
リ１５は、第２図に示すように構成されている。
すなわち、このデータメモリ１５にあつては上記
データバス１１および１２で使用されるビツト数
とは無関係なｍビツト構成の内部データメモリ１
５１を備えるもので、この内部データメモリ１５
１に対して内部データバス１５２を介して第１お
よび第２のビツト変換回路１５３および１５４が
接続設定される。この第１および第２のビツト変
換回路１５３および１５４は、それぞれ第１およ
び第２のデータバス１１および１２とデータの交
換を行なうもので、第１のビツト変換回路１５３
はn1ビツトのデータをｍビツト構成のデータに
変換し、またｍビツトのデータをn1ビツト構成
のデータに変換するものである。また、第２のビ
ツト変換回路１５４はn2ビツト構成のデータを
ｍビツト構成のデータに変換し、さらにｍビツト
構成のデータをn2ビツト構成のデータに変換す
るものである。
第３図は上記のようなデータメモリ１５を具体
的に構成した場合の例を示しているもので、この
場合はn1は１ビツト、n2は８ビツトとし、さら
にｍを８ビツトと設定した例を示している。
的に構成した場合の例を示しているもので、この
場合はn1は１ビツト、n2は８ビツトとし、さら
にｍを８ビツトと設定した例を示している。
すなわち、第１のデータバス１１は１ビツト構
成とされ、第２のデータバス１２は８ビツト構成
とされるもので、第１のビツト変換回路１５３と
なる「１−８」ビツト変換回路は、８チヤンネル
マルチプレクサ１５３ａ（TC4051BP）およびバ
スターミネータ１５３ｂ（CD40117B）で構成す
る。また、第２のビツト変換回路１５４は「８−
８」ビツト変換を行なうもので、８ビツトバスバ
ツフア１５４ａ（TC40H245）が使用され、さら
に内部データメモリ１５１として「2048バイト×
８ビツト」のスタテイツクRAM１５１ａ
（TC5517AP）が使用される。図において、２１
はアドレスバスであり、１５５はコントロールバ
スである。
成とされ、第２のデータバス１２は８ビツト構成
とされるもので、第１のビツト変換回路１５３と
なる「１−８」ビツト変換回路は、８チヤンネル
マルチプレクサ１５３ａ（TC4051BP）およびバ
スターミネータ１５３ｂ（CD40117B）で構成す
る。また、第２のビツト変換回路１５４は「８−
８」ビツト変換を行なうもので、８ビツトバスバ
ツフア１５４ａ（TC40H245）が使用され、さら
に内部データメモリ１５１として「2048バイト×
８ビツト」のスタテイツクRAM１５１ａ
（TC5517AP）が使用される。図において、２１
はアドレスバスであり、１５５はコントロールバ
スである。
次に上記のように構成されるマイクロプロセツ
サにおいて、各データバス１１および１２からデ
ータメモリ１５の00番地（A0〜A6が共に０）を
アクセスする場合を例にして、その動作状態を説
明する。但し、上記データメモリの各番地には１
ビツトのデータが対応しているものである。
サにおいて、各データバス１１および１２からデ
ータメモリ１５の00番地（A0〜A6が共に０）を
アクセスする場合を例にして、その動作状態を説
明する。但し、上記データメモリの各番地には１
ビツトのデータが対応しているものである。
(a) 第１のデータバス１１からデータメモリ１５
に対してライトする場合には、内部メモリ１５
１となるRAM１５１ａをリード状態に設定
し、00〜07番地のデータを出力ピンｉ／o1〜
ｉ／o8に出力して、８ビツトの内部データバ
ス１５２を介してバスターミネータ１５３ｂで
その状態をラツチする。その後、上記RAM１
５１ａをデイスエーブル状態に戻す。次に、マ
ルチプレクサ１５３ａをイネーブル状態とする
と、その入力ピンＡ、Ｂ、Ｃがいずれも０の状
態にあるため、第１のデータバス１１の１ビツ
トのデータはピンD0に出力される状態となり、
内部データバス１５２のD0のみが更新される。
この状態で上記RAM１５１ａをライト状態に
設定すると、このRAM１５１ａには上記変化
を受けたD0とその他のD1〜D7が各々00〜07番
地のデータとして格納されるようになる。
に対してライトする場合には、内部メモリ１５
１となるRAM１５１ａをリード状態に設定
し、00〜07番地のデータを出力ピンｉ／o1〜
ｉ／o8に出力して、８ビツトの内部データバ
ス１５２を介してバスターミネータ１５３ｂで
その状態をラツチする。その後、上記RAM１
５１ａをデイスエーブル状態に戻す。次に、マ
ルチプレクサ１５３ａをイネーブル状態とする
と、その入力ピンＡ、Ｂ、Ｃがいずれも０の状
態にあるため、第１のデータバス１１の１ビツ
トのデータはピンD0に出力される状態となり、
内部データバス１５２のD0のみが更新される。
この状態で上記RAM１５１ａをライト状態に
設定すると、このRAM１５１ａには上記変化
を受けたD0とその他のD1〜D7が各々00〜07番
地のデータとして格納されるようになる。
(b) 第２のデータバス１２からデータメモリ１５
に対してライトする場合には、バスバツフア１
５４ａをイネーブル状態として第２のデータバ
ス１２上の８ビツトのデータをA1〜A8から出
力すると、このデータは内部データバス１５２
のD0〜D7上に出力されるようになる。この状
態で、RAM１５１ａをライト状態に設定する
と、上記内部データバス１５２上のデータが
各々00〜07番地のデータとして格納される。
に対してライトする場合には、バスバツフア１
５４ａをイネーブル状態として第２のデータバ
ス１２上の８ビツトのデータをA1〜A8から出
力すると、このデータは内部データバス１５２
のD0〜D7上に出力されるようになる。この状
態で、RAM１５１ａをライト状態に設定する
と、上記内部データバス１５２上のデータが
各々00〜07番地のデータとして格納される。
(c) 第１のデータバス１１にデータメモリ１５か
らデータをリードする場合には、まずRAM１
５１ａをリード状態に設定する。したがつて、
その00〜07番地のデータが内部データバス１５
２に対して出力されるようになり、この状態で
マルチプレクサ１５３ａをイネーブル状態とす
ると、D0が選択されて上記00番地のデータが
第１のデータバス１１上に乗せられるようにな
るものである。
らデータをリードする場合には、まずRAM１
５１ａをリード状態に設定する。したがつて、
その00〜07番地のデータが内部データバス１５
２に対して出力されるようになり、この状態で
マルチプレクサ１５３ａをイネーブル状態とす
ると、D0が選択されて上記00番地のデータが
第１のデータバス１１上に乗せられるようにな
るものである。
(d) 第２のデータバス１２にデータメモリ１５か
らデータをリードする場合には、まずRAM１
５１ａをリード状態に設定する。そして、00〜
07番地のデータが内部データバス１５２上に出
力されるようにする。この状態でバスバツフア
１５４ａをイネーブル状態に設定し、内部デー
タバス１５２上のデータをピンB1〜B7に出力
するようになるもので、上記00〜07番地のデー
タが第２のデータバス１２上に乗るようにな
る。
らデータをリードする場合には、まずRAM１
５１ａをリード状態に設定する。そして、00〜
07番地のデータが内部データバス１５２上に出
力されるようにする。この状態でバスバツフア
１５４ａをイネーブル状態に設定し、内部デー
タバス１５２上のデータをピンB1〜B7に出力
するようになるもので、上記00〜07番地のデー
タが第２のデータバス１２上に乗るようにな
る。
すなわち、このマイクロプロセツサにあつて
は、データメモリ１５が１ビツトデータバス１
１からは、128×１ビツト構成のRAMとして、
８ビツトデータバス１２からは、16×８ビツト
構成のRAMとして動作するようになるもので
ある。
は、データメモリ１５が１ビツトデータバス１
１からは、128×１ビツト構成のRAMとして、
８ビツトデータバス１２からは、16×８ビツト
構成のRAMとして動作するようになるもので
ある。
尚、上記実施例では相異なるビツト構成の第１
および第２のデータバスからアクセスされるデー
タメモリに関して説明したが、これは相異なるさ
らに多数のデータバスからアクセスするデータメ
モリに構成してもよいことはもちろんである。ま
た、第１のデータバス１１および第２のデータバ
ス１２のそれぞれビツト構成を１ビツトおよび８
ビツトの状態で示したが、これは互いに異なるビ
ツト構成であれば、どのようなビツト数の関係に
あつても同様に実施できるものである。
および第２のデータバスからアクセスされるデー
タメモリに関して説明したが、これは相異なるさ
らに多数のデータバスからアクセスするデータメ
モリに構成してもよいことはもちろんである。ま
た、第１のデータバス１１および第２のデータバ
ス１２のそれぞれビツト構成を１ビツトおよび８
ビツトの状態で示したが、これは互いに異なるビ
ツト構成であれば、どのようなビツト数の関係に
あつても同様に実施できるものである。
［発明の効果］
以上のようにこの発明によれば、互いに異なる
状態のビツト構成の複数のデータバスが設定され
るものであり、このデータバスに対してそれぞれ
そのビツト構成に対応した演算ユニツトが設定さ
れるものである。そして、この場合上記複数のデ
ータバスに対して共通のデータメモリが設定さ
れ、このデータメモリがビツト構成の異なる演算
動作に対して共通に使用する状態となるものであ
り、このように構成される１つのマイクロプロセ
ツサにおいて、ビツト構成の異なるデータによる
演算制御が容易に実行されるようになるもので、
各種制御システムに対して効果的に応用できるよ
うになる。
状態のビツト構成の複数のデータバスが設定され
るものであり、このデータバスに対してそれぞれ
そのビツト構成に対応した演算ユニツトが設定さ
れるものである。そして、この場合上記複数のデ
ータバスに対して共通のデータメモリが設定さ
れ、このデータメモリがビツト構成の異なる演算
動作に対して共通に使用する状態となるものであ
り、このように構成される１つのマイクロプロセ
ツサにおいて、ビツト構成の異なるデータによる
演算制御が容易に実行されるようになるもので、
各種制御システムに対して効果的に応用できるよ
うになる。
第１図はこの発明の一実施例に係るマイクロプ
ロセツサを説明する構成図、第２図は上記実施例
で使用されるデータメモリに関連する部分を取り
出して詳細に示す構成図、第３図は同じく上記デ
ータメモリ部分をさらに具体化して示す図であ
る。 １１……第１のデータバス、１２……第２のデ
ータバス、１３……第１の演算ユニツト、１４…
…第２の演算ユニツト、１５……データメモリ、
１６……入出力ポート、１５１……内部データメ
モリ、１５２……内部データバス、１５３……第
１のビツト変換回路、１５４……第２のビツト変
換回路。
ロセツサを説明する構成図、第２図は上記実施例
で使用されるデータメモリに関連する部分を取り
出して詳細に示す構成図、第３図は同じく上記デ
ータメモリ部分をさらに具体化して示す図であ
る。 １１……第１のデータバス、１２……第２のデ
ータバス、１３……第１の演算ユニツト、１４…
…第２の演算ユニツト、１５……データメモリ、
１６……入出力ポート、１５１……内部データメ
モリ、１５２……内部データバス、１５３……第
１のビツト変換回路、１５４……第２のビツト変
換回路。
Claims (1)
- １ n1ビツト構成の第１のデータバスと、上記
n1とは異なるn2ビツト構成の第２のデータバス
と、上記第１および第２それぞれのデータバスに
対して接続設定されるそれぞれ主としてn1ビツ
トの演算および主としてn2ビツトの演算を行な
う第１および第２の演算ユニツトと、上記第１お
よび第２のデータバスそれぞれから共通にアクセ
スされるデータメモリとを具備し、このデータメ
モリは上記第１のデータバスに対して接続設定さ
れる「n1−ｍ」のビツト変換回路、および上記
第２のデータバスに対して接続設定される「n2
−ｍ」のビツト変換回路、さらに上記両ビツト変
換回路に対して内部バスを介して結合されるｍビ
ツト構成の内部データメモリによつて構成するよ
うにしたことを特徴とするマイクロプロセツサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098084A JPS60241129A (ja) | 1984-05-16 | 1984-05-16 | マイクロプロセツサ |
| DE19843424618 DE3424618A1 (de) | 1983-07-04 | 1984-07-04 | Microprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098084A JPS60241129A (ja) | 1984-05-16 | 1984-05-16 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241129A JPS60241129A (ja) | 1985-11-30 |
| JPH042973B2 true JPH042973B2 (ja) | 1992-01-21 |
Family
ID=14210476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098084A Granted JPS60241129A (ja) | 1983-07-04 | 1984-05-16 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241129A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039436A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS54122052A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Arithmetic unit |
| JPS54158831A (en) * | 1978-06-06 | 1979-12-15 | Toshiba Corp | Data processor |
-
1984
- 1984-05-16 JP JP59098084A patent/JPS60241129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60241129A (ja) | 1985-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |