JPH04213738A - データ処理装置の異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置の異
常検出方式に関する。

【０００２】

【従来の技術】一般に、コンピュータシステムにおいて
は、障害発生によってシステム停止、暴走、ハングアッ
プ等の状況を作り出さないために、障害の発生時点でそ
れを検出して、その波及を最小限に止めることが要求さ
れている。

【０００３】このため、従来では、異常検出回路によっ
てマイクロプロセッサの障害発生を検出した際に、その
マイクロプロセッサを直ぐに初期化する方式が採用され
ていた。

【０００４】異常検出回路としては、ウォッチドッグタ
イマ（ＷＤＴ；ｗａｔｃｈ　ｄｏｇ　ｔｉｍｅｒ　）が
良く知られている。このウォッチドッグタイマ（ＷＤＴ
）は、一定周期ごとにカウンタをリセットすることによ
ってプログラムの異常ループや暴走を検知するものであ
る。このウォッチドッグタイマは、監視計時機構とか、
ハートビート回路と称されることもある。

【０００５】例えば、ウォッチドッグタイマを（ＷＤＴ
）利用した異常検出回路は、プログラムループ中に挿入
したＷＤＴ用の信号出力命令によるパルスが一定時間内
に出力されるか否かを調べ、この出力が時間内に無い場
合に、マイクロプロセッサが暴走していると認識して、
マイクロプロセッサをリセットするように構成されてい
る。

【０００６】この様に、従来は、異常を検知した時点で
直ぐに初期化が行われるので、障害発生に至るまでの情
報を保持できず、障害発生の原因を認識する事が困難で
あった。

【０００７】

【発明が解決しようとする課題】従来では、異常を検知
した時点で直ぐに初期化が行われるので、障害発生に至
るまでの情報を保持できず、障害発生の原因を認識する
事が困難となる欠点があった。

【０００８】この発明はこのような点に鑑みてなされた
もので、異常検知時に障害発生に至るまでの情報を保持
できるようにして、障害発生の原因認識を容易に実行す
る事を可能とする異常検出方式を提供することを目的と
する。

【０００９】

【課題を解決するための手段および作用】この発明によ
る異常検出方式は、障害発生の検出時にＣＰＵを初期化
するように構成されたデータ処理装置において、前記Ｃ
ＰＵの動作監視をする監視手段と、この監視手段によっ
て前記ＣＰＵの障害が検出された際、前記ＣＰＵに対し
て割り込み信号を供給してレジスタ内容の退避を実行さ
せる割り込み手段と、前記割り込み信号が前記ＣＰＵに
よって受け付けられたか否かを監視し、受け付けられな
かった際に前記ＣＰＵの待機状態を解除するためのステ
ータス信号を発生する手段と、前記ＣＰＵによるレジス
タ内容の退避処理が起動されるまでの実行過程を示す情
報を管理する管理手段とを具備し、前記ＣＰＵの初期化
前に前記レジスタ内容を退避すると共に、その初期化後
に前記管理手段の内容を参照して障害発生の原因を検出
する事を特徴とする。

【００１０】この異常検出方式においては、ＣＰＵの障
害が検出された際に、ＣＰＵに対して割り込み信号が供
給されてレジスタ内容の退避のための割り込み処理が起
動され、その後でその初期化が行われる。一方、割り込
み信号がＣＰＵによって受け付けられなかった場合には
、ＣＰＵの待機状態を解除するためのステータス信号が
発生され、レジスタ内容の退避処理が促される。退避処
理が起動されるまでのこの様な実行過程は、管理手段で
管理されており、その初期化後にその管理手段の内容を
参照することによって障害発生の原因を検出する事がで
きる。

【００１１】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１２】図１にはこの発明の一実施例に係わる異常
検出方式を実現するためのデータ処理装置の構成が示さ
れている。このデータ処理装置は、内部バスを介して複
数のプロセッサボードが結合されて成るマルチプロセッ
サシステムを構成する１つのプロセッサボードであり、
ＣＰＵ１　、ウォッチドッグタイマ（ＷＤＴ）２　、Ｎ
ＭＩ（ｎｏｎ−ｍａｓｋａｂｌｅ　ｉｎｔｅｒｒｕｐｔ
）出力回路５　、タイマ７　、ＲＥＤＹ出力回路９　、
ＡＮＤゲート１２、リセット回路１５、およびステータ
スレジスタ１７を備えている。

【００１３】ＣＰＵ１　は、このプロセッサボード全体
の制御を司どるものであり、正常動作時には定期的にト
リガパルスＴＲＧを発生し、ライン３　を介してウォッ
チドッグタイマ（ＷＤＴ）２　に供給する。

【００１４】ウォッチドッグタイマ（ＷＤＴ）２　は、
ＣＰＵ１　の動作を監視するためのものであり、トリガ
パルスＴＲＧが所定期間以上発生されなかった際にＣＰ
Ｕ１　の暴走を検知して、異常検知信号ＥＤを発生する
。この異常検知信号ＥＤは、ライン４　を介してＮＭＩ
出力回路５　、タイマ７　、およびステータスレジスタ
１７に供給される。ＮＭＩ出力回路５　は、異常検知信
号ＥＤの検知後直ちにマスク不能な割り込み信号（ＮＭ
Ｉ）を出力して、ＣＰＵ１　に供給する。

【００１５】タイマ７　は、異常検知信号ＥＤによって
起動され、所定期間経過後にＲＥＡＤＹ出力回路９　，
リセット回路１５に出力指令ＯＵＴ１　，２　を供給す
る。ここで、出力指令ＯＵＴ２　は、出力指令ＯＵＴ１
　よりも一定時間遅れて発生される。

【００１６】ＲＥＡＤＹ出力回路９　は、出力指令ＯＵ
Ｔ１　によって起動されてＲＥＡＤＹ信号を発生する。 このＲＥＡＤＹ信号はＡＮＤゲート１２の一方の入力に
供給され、そのＡＮＤゲート１２の他方の入力にはバス
リクエスト信号が供給される。このバスリクエスト信号
は、図２で後述するが、このプロセッサボードが他のボ
ードをアクセスしている事を示すものである。バスリク
エスト信号の発生中にＲＥＡＤＹ信号が発生されると、
そのＲＥＡＤＹ信号はＣＰＵ１　に供給されると共に、
ステータスレジスタ１７に供給される。また、ＲＥＡＤ
Ｙ出力回路９　は、ＣＰＵ１　からのＮＭＩ受付信号Ａ
ＣＫを受信するとディセーブル状態に設定され、ＲＥＡ
ＤＹ信号の発生動作が禁止される。

【００１７】リセット回路１５は、出力指令ＯＵＴ２　
によって起動されてリセット信号ＣＬＲを発生する。こ
のリセット信号ＣＬＲは、ＣＰＵ１　に供給されると共
に、ステータスレジスタ１７にも供給される。

【００１８】ステータスレジスタ１７は、ウォッチドッ
グタイマ（ＷＤＴ）からの異常検知信号ＥＤ、ＣＰＵ１
　からのＮＭＩ受付信号ＡＣＫ、ＡＮＤゲート１２から
のＲＥＡＤＹ信号、リセット回路１５からのクリア信号
ＣＬＲをラッチする。次に、図１のプロセッサボードに
おける障害検出動作を説明する。

【００１９】通常、ＣＰＵ１　は、ウォッチドッグタイ
マ（ＷＤＴ）２　に対して定期的にトリガ信号ＴＲＧを
送信している。しかし、暴走等の障害発生によってトリ
ガ信号ＴＲＧが途絶えると、それによってウォッチドッ
グタイマ（ＷＤＴ）２　は障害の発生を検知し、異常検
知信号ＥＤをＮＭＩ出力回路、タイマ７　、ステータス
レジスタ１７に供給する。ＮＭＩ出力回路５　は、異常
検知信号ＥＤを検知すると、ライン６　を介してＣＰＵ
１に割り込み信号ＮＭＩを供給する。ここで、ＣＰＵ１
　が割り込み信号ＮＭＩを受け付けた場合と受け付けな
い場合とでは処理が異なる。まず、ＣＰＵ１　が割り込
み信号ＮＭＩを受け付けた場合について説明する。

【００２０】ＣＰＵ１　が割り込み信号ＮＭＩを受け付
けると、所定の割り込み処理が起動され、ＣＰＵ１　の
内部レジスタの内容がメモリ上に退避される。そして、
ＣＰＵ１は、ＮＭＩ受付信号ＡＣＫを発生する。ＮＭＩ
受付信号ＡＣＫは、ＲＥＡＤＹ出力回路９　をディセー
ブル状態に設定すると共に、ステータスレジスタ１７で
ラッチされる。その後、タイマ７　から出力指令ＯＵＴ
２　が発生され、リセット回路１５に供給される。

【００２１】リセット回路１５は、出力指令ＯＵＴ２　
を受け取るとリセット信号ＣＬＲを発行してＣＰＵ１　
をリセットする。また、リセット信号ＣＬＲは、ステー
タスレジスタ１７でラッチされる。

【００２２】ＣＰＵ１　は、リセット後、ステータスレ
ジスタ１７にラッチされた内容、つまり異常検知信号Ｅ
Ｄ、ＮＭＩ受付信号ＡＣＫ、リセット信号ＣＬＲという
一連の信号から、レジスタ内容の退避処理の起動が、内
部的なＲＥＡＤＹ信号の発生を伴わずに、異常検知信号
ＥＤによって直接的に起動されたことを認識できる。ま
た、退避したレジスタ内容のを読取ることによって、ど
のような内部状態でリセットされたかを認識することも
できる。次に、ＣＰＵ１が割り込み信号ＮＭＩを受け付
けなかった場合について説明する。

【００２３】ＣＰＵ１　が他のボードをアクセス中であ
ってそのボードからＣＰＵ１　にＲＥＡＤＹ信号が返送
されない場合には、ＣＰＵ１　は割り込み信号ＮＭＩを
受け付けることができない。ＣＰＵ１　が割り込み信号
ＮＭＩを受け付けないでいると、タイマ７　からＲＥＡ
ＤＹ出力回路９　に出力指令ＯＵＴ１　が発生される。 この場合、ＲＥＡＤＹ出力回路９にはＮＭＩ受付信号Ａ
ＣＫが供給されてないので、ＲＥＡＤＹ出力回路９　は
イネーブル状態である。このため、ＲＥＡＤＹ出力回路
９　は、出力指令ＯＵＴ１　に応答して、ＲＥＡＤＹ信
号を発生する。

【００２４】この時、ＣＰＵ１　がスレーブ装置をアク
セス中であった場合、バスリクエスト信号（図２で後述
する）がアクティブ状態であるので、ＡＮＤゲート１２
からはＲＥＡＤＹ信号が出力され、ＣＰＵ１　に供給さ
れると共に、ステータスレジスタ１７でラッチされる。

【００２５】ＲＥＡＤＹ信号がＣＰＵ１　に供給される
と、ＣＰＵ１　は割り込み信号ＮＭＩの受け付けが可能
になり、前述した一連の処理によって、レジスタ内容の
退避処理、リセット処理が行われる。この場合、ステー
タスレジスタ１７には、異常検知信号ＥＤ、ＲＥＡＤＹ
信号、ＮＭＩ受付信号ＡＣＫ、リセット信号ＣＬＲとい
う一連の信号がラッチされることになる。

【００２６】ＣＰＵ１　は、ステータスレジスタ１７の
内容から内部的なＲＥＡＤＹ信号の発生によってリセッ
トが行われたことを読取ることができ、これによって内
部バス系の障害が発生したことを認識できる。

【００２７】また、ＡＮＤゲート１２からＲＥＡＤＹ信
号が出力されてもＣＰＵ１　が割り込みＮＭＩ信号を受
け付け無い場合や、ＡＮＤゲート１２からＲＥＡＤＹ信
号が出力されずＣＰＵ１　が割り込みＮＭＩ信号を受け
付け無い場合が考えられる。

【００２８】前者の場合は、内部バスの障害の他に、図
１のプロセッサボード内部で故障が発生していると認識
でき、後者の場合は、内部バスでは無く、プロセッサボ
ード内部で故障であると判断できる。また、これらの状
況が発生していることは、ステータスレジスタ１７の内
容から判断することができる。

【００２９】以上のように、この実施例においては、Ｃ
ＰＵ１　の障害が検出された際に、ＣＰＵ１　に対して
割り込み信号ＮＭＩが供給されてレジスタ内容の退避の
ための割り込み処理が起動され、その後でその初期化が
行われる。一方、割り込み信号ＮＭＩがＣＰＵ１　によ
って受け付けられなかった場合には、ＣＰＵ１　の待機
状態を解除するためのステータス信号が発生され、待機
状態を解除が促される。退避処理が起動されるまでのこ
の様な実行過程は、ステータスレジスタ１７で管理され
ており、その初期化後にそのステータスレジスタ１７の
内容を参照することによって障害発生の原因を検出する
事ができ、また、退避したレジスタ内容をによって同様
な状態でオフセットされたかを知ることもできるように
なる。図２には、図１のプロセッサボードの内部バスへ
の具体的な接続状態が示されている。

【００３０】図において、２０はプロセッサボードであ
り、このプロセッサボード２０には、ＣＰＵ１　、バス
リクエスタ２１、バスアービタ２２、内部バスインター
フェース（ＩＦ）２３、異常検出回路３０が設けられて
いる。ＣＰＵ１　は図１のＣＰＵ１　を示すものであり
、また、異常検出回路３０は、図１のウォッチドッグタ
イマ（ＷＤＴ）２　、ＮＭＩ（ｎｏｎ−ｍａｓｋａｂｌ
ｅ　ｉｎｔｅｒｒｕｐｔ）出力回路５　、タイマ７　、
ＲＥＤＹ出力回路９、ＡＮＤゲート１２、リセット回路
１５、およびステータスレジスタ１７から構成されるも
のである。バスリクエスタ２１は、内部バス２４の使用
権をバスアービタ２２に対して要求し、使用権が獲得で
きたことをＣＰＵ１　に通知する。バスアービタ２２は
、内部バス２４の使用権をバス使用要求を出しているも
のの内で最も優先順位の高いものに与える。内部バスイ
ンターフェース（ＩＦ）２３は、プロセッサボード２０
と内部バス２４間の信号の授受を行う。内部バス２４に
は、さらに、マスターボード群２５、スレーブボード群
２６が接続されている。

【００３１】また、図において、３１はバスリクエスト
信号線であり、ＣＰＵ１　からのバス要求信号をバスリ
クエスタ２１に伝達する。３２はバス獲得信号線であり
、バスリクエスタ２１からのバス獲得信号をバスアービ
タ２２に伝達する。３３はバス使用許可信号線であり、
バスアービタ２２からのバス使用許可信号をバスリクエ
スタ２１に通知する。３４はバス使用許可通知信号線で
あり、バスリクエスタ２１からのバス使用許可通知信号
をＣＰＵ１　に通知する。

【００３２】３５はバスリクエスト信号線群であり、マ
スタボード群２５からのバス使用要求信号群を伝達する
。３６はバス獲得要求信号線群であり、内部バスインタ
ーフェース２３からのバス獲得要求信号群をアービタ２
２に伝達する。３７はバス使用許可信号線群であり、バ
スアービタ２２から内部バスインターフェース２３にバ
ス使用許可信号群を伝達する。３８はバス使用許可通知
信号線群であり、内部バスインターフェース２３から内
部バス２４を介してマスタボード群２５にバス使用許可
通知信号群を伝達するものである。

【００３３】３９はＸＡＣＫ信号線であり、プロセッサ
ボード２０がスレーブボート群２６をアクセスした場合
に、アクセスサレタスレーブボートからプロセッサボー
ド２０にＲＥＡＤＹ信号を伝達するものである。４０は
ＲＥＡＤＹ信号線であり、内部バスインオターフェース
２３からＣＰＵ１　にＲＥＡＤＹ信号を返送する。４１
は内部バス信号線群であり、プロセッサボード２０がス
レーブボード群２６をアクセスするために必要なデータ
、アドレス、コマンドを伝達する。次に、内部バス２４
に対するアクセス手順を説明する。

【００３４】プロセッサボード２０のＣＰＵ１　がマス
タボード群２５またはスレーブボード群２６をアクセス
する場合には、ＣＰＵ１　は、まず、バス要求信号をバ
スリクエスタ２１に供給する。バス要求信号を受け取っ
たバスリクエスタ２１は、バスアービタ２２に対してバ
ス獲得信号を出力する。バスアービタ２２は、他に優先
度の高いバスリクエストが無ければ、バス使用許可信号
をバスリクエスタ２１に供給する。バスリクエスタ２１
は、バス使用許可信号を受け取ると、ＣＰＵ１　に対し
てバス使用許可通知信号を供給する。

【００３５】バス使用許可通知信号を受け取ると、ＣＰ
Ｕ１　は、内部バスインターフェース２３、内部バス信
号線群４１、内部バス２４を介して、マスタボード群２
５またはスレーブボード群２６をアクセスする。アクセ
スされたマスタボードまたはスレーブボードは、内部バ
ス２４、内部バスインターフェース２３を介してＲＥＡ
ＤＹ信号をＣＰＵ１　に返送する。ＲＥＡＤＹ信号を受
け取ったＣＰＵ１　は、次ぎの実行サイクルに進む。一
方、このＲＥＡＤＹ信号が返送されないと、ＣＰＵ１　
はそのサイクルを終了することが出来ず、待機状態とな
る。

【００３６】この様な状態は、例えば、マスタボードま
たはスレーブボードの故障や、マスタボードが内部バス
２３の使用権を放さないといった内部バス２３に関係す
る障害によって発生されるものである。

【００３７】このような障害発生時には、前述したよう
に、異常検出回路３０からＲＥＡＤＹ信号がＣＰＵ１　
に発生され、これによってその障害の原因を検出するこ
とができる。

【００３８】

【発明の効果】以上詳記したように本発明によれば、異
常検知時に障害発生に至るまでの情報を保持できるよう
になり、障害発生の原因認識を容易に実行する事が可能
となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる異常検出方式を実
現するためのデータ処理装置の構成を示すブロック図。

【図２】図１に示したデータ処理装置による内部バスへ
のアクセス動作を説明するためのブロック図。

【符号の説明】

１　…ＣＰＵ、２　…ウォッチドッグタイマ、５　…Ｎ
ＭＩ出力回路、７　…タイマ、９　…ＲＥＡＤＹ出力回
路、１５…リセット回路、１７…ステータスレジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　障害発生の検出時にＣＰＵを初期化す
   るように構成されたデータ処理装置において、前記ＣＰ
   Ｕの動作監視をする監視手段と、この監視手段によって
   前記ＣＰＵの障害が検出された際、前記ＣＰＵに対して
   割り込み信号を供給してレジスタ内容の退避を実行させ
   る割り込み手段と、前記割り込み信号が前記ＣＰＵによ
   って受け付けられたか否かを監視し、受け付けられなか
   った際に前記ＣＰＵの待機状態を解除するためのステー
   タス信号を発生する手段と、前記ＣＰＵによるレジスタ
   内容の退避処理が起動されるまでの実行過程を示す情報
   を管理する管理手段とを具備し、前記管理手段の内容を
   参照して障害発生の原因を検出する事を特徴とする異常
   検出方式。