JPH04213739A - 時分割インタフェース回路および電子部品試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割で入力されるデ
ータをパラレルデータとして出力する時分割インタフェ
ース回路およびこの時分割インタフェース回路を用いた
電子部品試験方式に関する。近年、半導体製造技術の発
達に伴って、ＩＣやＬＳＩの高集積化が進んでおり、こ
れらの半導体素子などの電子部品は、多数の入力端子お
よび出力端子を有して構成されるようになっている。

【０００２】これらの半導体素子が正常に動作するか否
かを試験するためには、これらの半導体素子の入力端子
それぞれにデータを入力し、出力端子を介して出力され
るデータを観察する必要がある。このような必要性に応
じて、半導体素子の各入力端子に対応する出力端子と各
出力端子に対応する入力端子を備え、半導体素子の出力
を監視する試験装置が実現されている。

【０００３】

【従来の技術】従来は、ＩＣやＬＳＩなどの半導体素子
の各入力端子と試験装置の出力端子とを１対１で接続し
て、各入力端子にデータを入力するとともに、各出力端
子と試験装置の入力端子とを１対１で接続して、出力デ
ータを監視していた。ここで、試験装置は、複数の入出
力チャネルを備えており、プログラムに応じて、各入出
力チャネルに対応する端子を入力端子，出力端子，双方
向バスのいずれかとして動作させる構成となっており、
これにより、様々な半導体素子に対応して試験を行うこ
とが可能となっている。

【０００４】

【発明が解決しようとする課題】ところで、上述したよ
うに、試験装置の端子と半導体素子の入力端子および出
力端子とを１対１で対応させて試験を行う方法では、試
験装置に備えられている端子の数によって、試験できる
半導体素子が限定されてしまう。また、上述したように
、半導体素子の端子数は増加する傾向にあるが、多数の
端子を有する半導体素子を試験するために、より多数の
入出力チャネルを備えた試験装置が必要となる。しかし
ながら、上述したような試験装置は、備えている端子数
の増加に応じて高価となるので、比較的安価な試験装置
を用いて、多数の端子を有する半導体素子を試験する方
法が要望されている。

【０００５】また、半導体素子において回路を高密度に
集積した結果、パッケージなどによる制約から、必要な
数の端子を設けることが困難となる場合も考えられる。 本発明は、このような点をかんがみて創作されたもので
あり、１つの入力端子を介して複数の入力端子に相当す
る入力を得る時分割インタフェース回路および入出力チ
ャネルの数にかかわらず、多数の端子を有する電子部品
の試験を可能とする電子部品試験方式を提供することを
目的とする。

【０００６】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。請求項１の発明は、クロック信号に同
期して入力される一連のデータのいずれかをそれぞれ保
持して出力する複数の保持手段１１１と、クロック信号
に同期した計数動作を行う計数手段１２１と、計数手段
１２１によって得られる計数値に対応する保持手段１１
１を順次に選択して、保持動作のタイミングを指示する
選択手段１３１とを備えて構成することを特徴とする。

【０００７】請求項２の発明は、電子部品１４１に備え
られた複数の入力端子のそれぞれに所定のデータを入力
したときの電子部品１４１の出力に基づいて、電子部品
１４１の良否を判定する電子部品試験方式において、電
子部品１４１の複数の入力端子それぞれへの入力データ
をクロック信号に同期して順次に出力する出力手段１５
１と、出力手段１５１が出力する一連のデータのいずれ
かをそれぞれ保持して出力する複数の保持手段１１１と
、クロック信号に同期した計数動作を行う計数手段１２
１と、計数手段１２１によって得られる計数値に対応す
る保持手段１１１を順次に選択して、保持動作のタイミ
ングを指示する選択手段１３１とを有し、複数の保持手
段１１１の出力を電子部品１４１の複数の入力端子にそ
れぞれ入力する時分割インタフェース回路１６１と、出
力手段１５１による入力データの出力動作の終了に応じ
て、電子部品１４１の出力を読み込んで、得られた出力
が正常であるか否かを判定する判定手段１７１とを備え
たことを特徴とする。

【０００８】

【作用】請求項１の発明は、選択手段１３１が、計数手
段１２１の計数値に対応する保持手段１１１に対して選
択的に保持動作のタイミングを指示することにより、一
連の入力データを保持手段１１１の数に対応する並列デ
ータとして出力可能とする。

【０００９】請求項２の発明においては、複数の保持手
段１１１と計数手段１２１と選択手段１３１とからなる
時分割インタフェース回路１６１により、出力手段１５
１によって出力された一連のデータが、保持手段１１１
の数に対応する並列データとして出力され、電子部品１
４１の複数の入力端子にそれぞれ入力される。従って、
出力手段１５１による入力データの出力が終了したとき
の電子部品１４１の出力は、電子部品１４１の複数の入
力端子にそれぞれ所定の入力データを同時に入力した場
合と同等であるので、判定手段１７１は、このときの電
子部品１４１の出力を読み込んで、この出力が正常であ
るか否かを判定することにより、電子部品１４１の良否
を判定することができる。

【００１０】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。第２図は、本発明の時分割インタフ
ェース回路の実施例構成を示す。第３図は、本発明の電
子部品試験方式を適用した半導体素子試験システムの実
施例構成を示す。

【００１１】ここで、第１図と実施例との対応関係につ
いて説明しておく。保持手段１１１は、フリップフロッ
プ２１１ａ〜２１１ｄに相当する。計数手段１２１は、
カウンタ２３１に相当する。選択手段１３１は、ゲート
回路２２１ａ〜２２１ｄに相当する。電子部品１４１は
、半導体素子３０１に相当する。

【００１２】出力手段１５１は、試験装置３１０のテス
トデータ生成部３１１とクロック発生部３１２とに相当
する。時分割インタフェース回路１６１は、フリップフ
ロップ２１１とゲート回路３２１とカウンタ３２２とに
相当する。判定手段１７１は、試験装置３１０の制御部
３１３に相当する。

【００１３】以上のような対応関係があるものとして、
以下実施例の構成および動作について説明する。第２図
において、時分割インタフェース回路は、４つのフリッ
プフロップ２１１ａ〜２１１ｄと、４つのゲート回路２
２１ａ〜２２１ｄと、カウンタ２３１とを備えており、
クロック信号に同期して入力端子Ｉにシリアルに入力さ
れたデータを４つの出力端子Ｏ１　〜Ｏ４　を介して４
ビットずつ並列に出力する構成となっている。

【００１４】カウンタ２３１は、上述したクロック信号
に同期して計数動作を行い、４ビットの計数値を出力す
る構成となっており、このカウンタ２３１の出力は、上
述したゲート回路２２１ａ〜２２１ｄにそれぞれ入力さ
れている。また、図において、４つの４入力のアンドゲ
ート２２２１　〜２２２４　と、オアゲート２２３と、
２入力のアンドゲート２２４とは、上述したゲート回路
２２１ａを形成している。

【００１５】このゲート回路２２１ａは、カウンタ２３
１の計数値が数値『１』，『５』，『９』，『１３』と
なったときに、遅延回路２４１を介して入力されるクロ
ック信号に応じて、正のパルスを出力する構成となって
いる。ここで、遅延回路２４１は、カウンタ２３１と上
述したアンドゲート２２２およびオアゲート２２３との
動作による遅延時間だけ、クロック信号を遅延させれば
よい。

【００１６】また、ゲート回路２２１ｂ〜２２１ｄは、
上述したゲート回路２２１ａと同様に構成されており、
ゲート回路２２１ｂは、カウンタ２３１の計数値が数値
『２』，『６』，『１０』，『１４』となったときに、
上述した遅延回路２４１の出力に応じて、正のパルスを
出力する構成となっている。また、ゲート回路２２１ｃ
は、カウンタ２３１の計数値が数値『３』，『７』，『
１１』，『１５』となったときに、上述した遅延回路２
４１の出力に応じて正のパルスを出力し、ゲート回路２
２１ｄは、カウンタ２３１の計数値が数値『４』，『８
』，『１２』，『０』となったときに、上述した遅延回
路２４１の出力に応じて正のパルスを出力する構成とな
っている。

【００１７】また、４つのフリップフロップ２１１ａ〜
２１１ｄの入力端子Ｄは、時分割インタフェース回路の
入力端子Ｉに接続されており、これらのフリップフロッ
プ２１１ａ〜２１１ｄのクロック端子には、上述したゲ
ート回路２２１ａ〜２２１ｄの出力が入力されている。 従って、これらのフリップフロップ２１１ａ〜２１１ｄ
は、ゲート回路２２１ａ〜２２１ｄの出力に応じて、即
ち、カウンタ２３１の計数値に応じて、順次に動作し、
入力端子Ｉを介して入力されるシリアルデータの各ビッ
トを順次に保持する。

【００１８】これらのフリップフロップ２１１ａ〜２１
１ｄに保持されたデータを出力端子Ｏ１　〜Ｏ４　を介
して出力することにより、１つの入力端子を介して時分
割で入力されるデータから、４つの入力端子を介して並
列に入力された場合と同等な並列データが得られる。ま
た、図において、クリア信号は、上述したカウンタ２３
１に計数値の初期値『０』を設定するとともに、４つの
フリップフロップ２１１ａ〜２１１ｄの内容をクリアし
て、時分割インタフェース回路を初期状態とするための
信号である。

【００１９】以下、上述した時分割インタフェース回路
を用いて、多数の端子を有する半導体素子を試験する方
法について説明する。第３図において、半導体素子の試
験システムは、ｎ個の入力端子を有する半導体素子３０
１と、テストデータの入力に対応する半導体素子３０１
の出力に基づいて、半導体素子３０１の良否を判定する
試験装置３１０と、入力されるシリアルデータをｎビッ
トの並列データとして半導体素子３０１の各入力端子に
入力する時分割インタフェース回路１６１とを備えて構
成されている。

【００２０】上述した試験装置３１０は、テストデータ
を生成するテストデータ生成部３１１と、クロック信号
を発生するクロック発生部３１２と、これらの各部を制
御する制御部３１３と、４つの入出力チャネルＣ１〜Ｃ
４とを備えて構成されている。また、時分割インタフェ
ース回路１６１は、ｎ個のフリップフロップ２１１１　
〜２１１ｎ　を備え、ゲート回路３２１が、ｍビットの
カウンタ３２２の計数値に応じて、ｎ個のフリップフロ
ップ２１１１　〜２１１ｎ　による保持動作を制御する
構成となっている。ここで、２ｍ　は数値ｎに等しいも
のとする。

【００２１】この試験装置３１０の制御部３１３は、ま
ず、入出力チャネルＣ１を介してクリア信号を出力して
時分割インタフェース回路１６１に入力する。これに応
じて、時分割インタフェース回路１６１のカウンタ３２
２およびフリップフロップ２１１は、初期状態に設定さ
れる。次に、制御部３１３は、クロック発生部３１２と
テストデータ生成部３１１とを起動する。これに応じて
、テストデータ生成部３１１は、クロック信号に同期し
て、ｎビットのテストデータをシリアルに出力し、入出
力チャネルＣ３を介して時分割インタフェース回路１６
１の入力端子Ｉに入力する。また、クロック発生部３１
２の出力は、入出力チャネルＣ２を介して、時分割イン
タフェース回路１６１に入力される。

【００２２】第４図に、上述した時分割インタフェース
回路１６１の動作を表すタイミング図を示す。第４図（
ａ）は上述したクロック信号を示し、第４図（ｂ）はク
リア信号を示す。また、第４図（ｃ）において、テスト
データの各ビットを記号『Ｄ１』〜『Ｄｎ』で示した。 第４図（ｄ１）〜（ｄｎ）に示すように、クロック信号
に応じて、上述したｎ個のフリップフロップ２１１１　
〜２１１ｎ　にテストデータの各ビット『Ｄ１』〜『Ｄ
ｎ』が順次に保持される。

【００２３】ここで、上述したテストデータの出力が終
了した時点においては、時分割インタフェース回路１６
１の出力端子Ｏ１　〜Ｏｎ　を介して、上述したテスト
データがｎビットの並列データとして半導体素子３０１
に入力されている。従って、このときの半導体素子３０
１の出力は、試験装置３１０により、半導体素子３０１
のｎ個の入力端子それぞれにテストデータの各ビットを
同時に入力した場合と同等となる。

【００２４】従って、試験装置３１０の制御部３１３は
、このときに、クロック発生部３１２に対して、クロッ
ク信号の発生動作の停止を指示し、入出力チャネルＣ４
を介して半導体素子３０１の出力データを読み込み、こ
の出力データを上述したテストデータに対応する出力と
して良否の判定を行えばよい。このようにして、試験装
置３１０の１つの入出力チャネルを介してテストデータ
を出力することにより、ｎ個の入力端子を有する半導体
素子３０１の試験を行うことができる。

【００２５】これにより、試験装置に備えられた入出力
チャネルの数に限定されることなく、多数の入力端子を
有する半導体素子の試験を行うことが可能となる。従っ
て、半導体素子の端子数に合わせて多数の入出力チャネ
ルを備えた高価な試験装置を用意する必要はなく、既存
の試験装置を利用して、様々な数の端子を有する半導体
素子の試験を行いたいという要望に応えることができる
。

【００２６】また、第５図に示すように、半導体素子５
１０の内部に、上述した時分割インタフェース回路１６
１を集積すれば、半導体素子５１０のパッケージに備え
られた１つの入力端子を介して入力されるｎビットのシ
リアルデータが、ｎビットのパラレルデータとして内部
の回路５１２に入力される。これにより、パッケージの
制約により、ｎ個の入力端子を設けることができない場
合においても、１つの入力端子を設けることにより、同
等な入力を得ることができる。

【００２７】

【発明の効果】以上説明したように本発明によれば、１
つの入力端子を介して順次に入力されたデータを並列デ
ータとして出力し、試験対象となる回路の複数の入力端
子に入力することにより、試験装置に備えられた入出力
チャネルの数にかかわりなく、多数の端子を有する回路
の試験を行うことが可能となり、既存の試験装置を活用
することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の時分割インタフェース回路の実施例構
成図である。

【図３】本発明の電子部品試験方式を適用した半導体素
子試験システムの実施例構成図である。

【図４】時分割インタフェース回路の動作を表すタイミ
ング図である。

【図５】時分割インタフェース回路を適用した半導体素
子の実施例構成図である。

【符号の説明】

１１１　　保持手段 １２１　　計数手段 １３１　　選択手段 １４１　　電子部品 １５１　　出力手段 １６１　　時分割インタフェース回路 １７１　　判定手段 ２１１　　フリップフロップ ２２１，３２１　　ゲート回路 ２２２，２２４　　アンドゲート ２２３　　オアゲート ２３１，３２２　　カウンタ ３０１，５１０　　半導体素子 ３１０　　試験装置 ３１１　　テストデータ生成部 ３１２　　クロック発生部 ３１３　　制御部 ５１２　　回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　クロック信号に同期して入力される一
   連のデータのいずれかをそれぞれ保持して出力する複数
   の保持手段（１１１）と、前記クロック信号に同期した
   計数動作を行う計数手段（１２１）と、前記計数手段（
   １２１）によって得られる計数値に対応する前記保持手
   段（１１１）を順次に選択して、保持動作のタイミング
   を指示する選択手段（１３１）とを備えて構成すること
   を特徴とする時分割インタフェース回路。
2. 【請求項２】　　電子部品（１４１）に備えられた複数
   の入力端子のそれぞれに所定のデータを入力したときの
   前記電子部品（１４１）の出力に基づいて、前記電子部
   品（１４１）の良否を判定する電子部品試験方式におい
   て、前記電子部品（１４１）の複数の入力端子それぞれ
   への入力データをクロック信号に同期して順次に出力す
   る出力手段（１５１）と、前記出力手段（１５１）が出
   力する一連のデータのいずれかをそれぞれ保持して出力
   する複数の保持手段（１１１）と、前記クロック信号に
   同期した計数動作を行う計数手段（１２１）と、前記計
   数手段（１２１）によって得られる計数値に対応する前
   記保持手段（１１１）を順次に選択して、保持動作のタ
   イミングを指示する選択手段（１３１）とを有し、前記
   複数の保持手段（１１１）の出力を前記電子部品（１４
   １）の複数の入力端子にそれぞれ入力する時分割インタ
   フェース回路（１６１）と、前記出力手段（１５１）に
   よる入力データの出力動作の終了に応じて、前記電子部
   品（１４１）の出力を読み込んで、得られた出力が正常
   であるか否かを判定する判定手段（１７１）とを備えた
   ことを特徴とする電子部品試験方式。