JPH04213908A - 電子回路 - Google Patents
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- JPH04213908A JPH04213908A JP3040531A JP4053191A JPH04213908A JP H04213908 A JPH04213908 A JP H04213908A JP 3040531 A JP3040531 A JP 3040531A JP 4053191 A JP4053191 A JP 4053191A JP H04213908 A JPH04213908 A JP H04213908A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3093—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal comprising a differential amplifier as phase-splitting element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は第１給電端子と第２給電
端子との間に直列に挿入した負荷及び第１電流発生用の
第１制御電流源を具え、これらの負荷及び制御電流源を
第１制御端子に接続した電子回路に関するものである。
端子との間に直列に挿入した負荷及び第１電流発生用の
第１制御電流源を具え、これらの負荷及び制御電流源を
第１制御端子に接続した電子回路に関するものである。
【０００２】斯種の回路は広く知られており、例えば負
荷は抵抗、ダイオード、パイロットランプ又は増幅段と
することができ、又第１制御電流源は制御トランジスタ
或いは増幅制御段で具体化することができる。第１制御
電流源の第１電流は負荷に必要な電流とすべきである。 第１電流が不適切な場合には第１制御電流源と負荷との
間に追加の増幅手段を挿入すべきである。しかし、この
ような増幅方法は、第１制御電流源から負荷への信号転
送時に、第１制御電流源と負荷との間に挿入した増幅手
段にて高周波信号が失われたり、又位相偏移を起こすこ
とにより信号ひずみが生ずることからして好ましくない
。
荷は抵抗、ダイオード、パイロットランプ又は増幅段と
することができ、又第１制御電流源は制御トランジスタ
或いは増幅制御段で具体化することができる。第１制御
電流源の第１電流は負荷に必要な電流とすべきである。 第１電流が不適切な場合には第１制御電流源と負荷との
間に追加の増幅手段を挿入すべきである。しかし、この
ような増幅方法は、第１制御電流源から負荷への信号転
送時に、第１制御電流源と負荷との間に挿入した増幅手
段にて高周波信号が失われたり、又位相偏移を起こすこ
とにより信号ひずみが生ずることからして好ましくない
。
【０００３】
【発明が解決しようとする課題】本発明の目的は第１制
御電流源と負荷との間に増幅手段を挿入することなく、
第１制御電流源の電流を負荷に増幅した形で転送する電
子回路を提供することにある。
御電流源と負荷との間に増幅手段を挿入することなく、
第１制御電流源の電流を負荷に増幅した形で転送する電
子回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の電子回路において、当該電子回路が前記第１電流
にほぼ等しい第２電流を発生する第２制御電流源も具え
、この第２制御電流源を第２制御端子に接続すると共に
電流ホロワにも接続し、この電流ホロワが、追従さすべ
き電流を受電するための電流ホロワ入力端と、前記追従
さすべき電流に比例する電流を出力させるための第１及
び第２電流ホロワ出力端とを有しており、前記電流ホロ
ワ入力端及び第１電流ホロワ出力端を前記第２制御端子
に接続し、且つ前記第２電流ホロワ出力端を前記第１制
御端子に接続したことを特徴とする。
種類の電子回路において、当該電子回路が前記第１電流
にほぼ等しい第２電流を発生する第２制御電流源も具え
、この第２制御電流源を第２制御端子に接続すると共に
電流ホロワにも接続し、この電流ホロワが、追従さすべ
き電流を受電するための電流ホロワ入力端と、前記追従
さすべき電流に比例する電流を出力させるための第１及
び第２電流ホロワ出力端とを有しており、前記電流ホロ
ワ入力端及び第１電流ホロワ出力端を前記第２制御端子
に接続し、且つ前記第２電流ホロワ出力端を前記第１制
御端子に接続したことを特徴とする。
【０００５】第２電流ホロワ出力端は第１制御電流源の
第１電流を何倍かした電流を第１制御端子に出力する。 この電流は第１制御端子に接続した負荷に流れ、必要な
負荷電流を補償する。従って、第１制御電流源には殆ど
負荷がかからない。又負荷と第１制御電流源との間の直
接リンクが維持されるため、第１制御電流源と負荷との
間に信号ひずみは生じ得ない。
第１電流を何倍かした電流を第１制御端子に出力する。 この電流は第１制御端子に接続した負荷に流れ、必要な
負荷電流を補償する。従って、第１制御電流源には殆ど
負荷がかからない。又負荷と第１制御電流源との間の直
接リンクが維持されるため、第１制御電流源と負荷との
間に信号ひずみは生じ得ない。
【０００６】本発明の好適例では、前記電流ホロワが第
１及び第２電流ミラー回路を具え、これらの各電流ミラ
ー回路が、ミラー処理すべき電流を通じる電流入力端及
び供給電流を通じる共通電流端子を有し、第１電流ミラ
ー回路が１つの電流出力端を有し、第２電流ミラー回路
が、ミラー処理すべき電流に比例する電流を出力すると
共に同一方向に流す第１及び第２電流出力端を有し、第
１電流ミラー回路の電流入力端を電流ホロワ入力端に結
合させ、第１電流ミラー回路の電流出力端を第２電流ミ
ラー回路の電流入力端に結合させ、且つ第２電流ミラー
回路の第１及び第２電流出力端を第１及び第２電流ホロ
ワ出力端にそれぞれ結合させる。
１及び第２電流ミラー回路を具え、これらの各電流ミラ
ー回路が、ミラー処理すべき電流を通じる電流入力端及
び供給電流を通じる共通電流端子を有し、第１電流ミラ
ー回路が１つの電流出力端を有し、第２電流ミラー回路
が、ミラー処理すべき電流に比例する電流を出力すると
共に同一方向に流す第１及び第２電流出力端を有し、第
１電流ミラー回路の電流入力端を電流ホロワ入力端に結
合させ、第１電流ミラー回路の電流出力端を第２電流ミ
ラー回路の電流入力端に結合させ、且つ第２電流ミラー
回路の第１及び第２電流出力端を第１及び第２電流ホロ
ワ出力端にそれぞれ結合させる。
【０００７】第１電流ミラー回路は１つの電流出力端を
有し、第２電流ミラー回路は２つの電流出力端を有して
いる。第１電流ミラー回路の電流出力端を第２電流ミラ
ー回路の電流入力端に接続することにより、第１電流ミ
ラー回路の入力電流と同じ方向に流れる２つの電流を利
用することができる。
有し、第２電流ミラー回路は２つの電流出力端を有して
いる。第１電流ミラー回路の電流出力端を第２電流ミラ
ー回路の電流入力端に接続することにより、第１電流ミ
ラー回路の入力電流と同じ方向に流れる２つの電流を利
用することができる。
【０００８】本発明の他の好適例では、前記第１電流ミ
ラー回路が、各々ベース、エミッタ及びコレクタを有し
ている同一導電形の第１及び第２トランジスタを具え、
これらのトランジスタのベース−エミッタを並列に接続
し、前記各トランジスタのエミッタを第１電流ミラー回
路の共通電流端子に接続し、各コレクタを第１電流ミラ
ー回路の各電流入力端及び電流出力端に結合させ、且つ
前記第２電流ミラー回路が、各々ベース、エミッタ及び
コレクタを有している同一導電形の第３，第４及び第５
トランジスタを具え、これらの第３，第４及び第５トラ
ンジスタのベース−エミッタ接合を並列に接続し、第３
，第４及び第５トランジスタの各エミッタを第２電流ミ
ラー回路の共通電流端子に接続すると共に各コレクタを
第２電流ミラー回路の電流入力端子、第１電流出力端子
及び第２電流出力端子にそれぞれ結合させる。
ラー回路が、各々ベース、エミッタ及びコレクタを有し
ている同一導電形の第１及び第２トランジスタを具え、
これらのトランジスタのベース−エミッタを並列に接続
し、前記各トランジスタのエミッタを第１電流ミラー回
路の共通電流端子に接続し、各コレクタを第１電流ミラ
ー回路の各電流入力端及び電流出力端に結合させ、且つ
前記第２電流ミラー回路が、各々ベース、エミッタ及び
コレクタを有している同一導電形の第３，第４及び第５
トランジスタを具え、これらの第３，第４及び第５トラ
ンジスタのベース−エミッタ接合を並列に接続し、第３
，第４及び第５トランジスタの各エミッタを第２電流ミ
ラー回路の共通電流端子に接続すると共に各コレクタを
第２電流ミラー回路の電流入力端子、第１電流出力端子
及び第２電流出力端子にそれぞれ結合させる。
【０００９】上記電流ミラー回路の基本例は負荷の種類
に応じて改良し、調整することができる。その第１好適
例としては、前記第３，第４及び第５トランジスタの導
電形を第１及び第２トランジスタの導電形とは反対とし
、且つ前記電子回路に各々がベース、エミッタ及びコレ
クタを有し、第１及び第２トランジスタの導電形と同じ
導電形の第６，第７，第８及び第９トランジスタと、第
３，第４及び第５トランジスタの導電形と同じ導電形の
第１０， 第１１及び第１２トランジスタも設け、第１
及び第２トランジスタのコレクタを第６及び第７トラン
ジスタのエミッタにそれぞれ接続し、第６及び第７トラ
ンジスタのベースを相互接続し、第６トランジスタのコ
レクタを第１トランジスタのベースと、第１電流ミラー
回路の電流入力端に接続し、第７トランジスタのコレク
タを、この第７トランジスタのベースと、第１電流ミラ
ー回路の電流出力端とに接続し、第８及び第９トランジ
スタのエミッタを第７トランジスタのエミッタに接続し
、これらの第８及び第９トランジスタのベースを基準電
圧源に接続し、第８トランジスタのコレクタを第３トラ
ンジスタのベースに結合させ、第９トランジスタのコレ
クタを第１０トランジスタのコレクタとベースとに結合
させ、第１０トランジスタのベース−エミッタ接合を第
１１及び第１２トランジスタのベース−エミッタ接合に
並列に接続し、第１０， 第１１及び第１２トランジス
タのエミッタを第２電流ミラー回路の共通電流端子に接
続し、第１１及び第１２トランジスタの各コレクタを第
２電流ミラー回路の第１及び第２電流出力端にそれぞれ
結合させる。
に応じて改良し、調整することができる。その第１好適
例としては、前記第３，第４及び第５トランジスタの導
電形を第１及び第２トランジスタの導電形とは反対とし
、且つ前記電子回路に各々がベース、エミッタ及びコレ
クタを有し、第１及び第２トランジスタの導電形と同じ
導電形の第６，第７，第８及び第９トランジスタと、第
３，第４及び第５トランジスタの導電形と同じ導電形の
第１０， 第１１及び第１２トランジスタも設け、第１
及び第２トランジスタのコレクタを第６及び第７トラン
ジスタのエミッタにそれぞれ接続し、第６及び第７トラ
ンジスタのベースを相互接続し、第６トランジスタのコ
レクタを第１トランジスタのベースと、第１電流ミラー
回路の電流入力端に接続し、第７トランジスタのコレク
タを、この第７トランジスタのベースと、第１電流ミラ
ー回路の電流出力端とに接続し、第８及び第９トランジ
スタのエミッタを第７トランジスタのエミッタに接続し
、これらの第８及び第９トランジスタのベースを基準電
圧源に接続し、第８トランジスタのコレクタを第３トラ
ンジスタのベースに結合させ、第９トランジスタのコレ
クタを第１０トランジスタのコレクタとベースとに結合
させ、第１０トランジスタのベース−エミッタ接合を第
１１及び第１２トランジスタのベース−エミッタ接合に
並列に接続し、第１０， 第１１及び第１２トランジス
タのエミッタを第２電流ミラー回路の共通電流端子に接
続し、第１１及び第１２トランジスタの各コレクタを第
２電流ミラー回路の第１及び第２電流出力端にそれぞれ
結合させる。
【００１０】上述した例における電流ホロワは、第１電
流ミラー回路の構成用トランジスタとして ＰＮＰトラ
ンジスタを選択し、第２電流ミラー回路用として ＮＰ
Ｎトランジスタを選択する場合に極めて好適である。
流ミラー回路の構成用トランジスタとして ＰＮＰトラ
ンジスタを選択し、第２電流ミラー回路用として ＮＰ
Ｎトランジスタを選択する場合に極めて好適である。
【００１１】電流ホロワの第１好適例としては、前記電
子回路に第３トランジスタの導電形とは反対の導電形の
第１３トランジスタも設け、この第１３トランジスタの
ベース、エミッタ及びコレクタをそれぞれ基準電圧源、
第３トランジスタのコレクタ及び第３トランジスタのベ
ースに接続する。
子回路に第３トランジスタの導電形とは反対の導電形の
第１３トランジスタも設け、この第１３トランジスタの
ベース、エミッタ及びコレクタをそれぞれ基準電圧源、
第３トランジスタのコレクタ及び第３トランジスタのベ
ースに接続する。
【００１２】この電流ホロワは、第１電流ミラー回路に
ＮＰＮトランジスタを選択し、且つ第２電流ミラー回
路に ＰＮＰトランジスタを選択する場合に極めて好適
である。
ＮＰＮトランジスタを選択し、且つ第２電流ミラー回
路に ＰＮＰトランジスタを選択する場合に極めて好適
である。
【００１３】２つの制御電流源によって電子回路を第１
及び第２制御端子にて駆動させる本発明の好適例では、
前記第１及び第２制御電流源を各々ベース、エミッタ及
びコレクタを有している第１導電形の第１４及び第１５
トランジスタとしてそれぞれ配置し、これらのトランジ
スタのベースを第１入力端子に接続すると共にエミッタ
を共通接続点に接続し、且つ第１４及び第１５トランジ
スタのコレクタを第１及び第２制御端子にそれぞれ結合
させる。
及び第２制御端子にて駆動させる本発明の好適例では、
前記第１及び第２制御電流源を各々ベース、エミッタ及
びコレクタを有している第１導電形の第１４及び第１５
トランジスタとしてそれぞれ配置し、これらのトランジ
スタのベースを第１入力端子に接続すると共にエミッタ
を共通接続点に接続し、且つ第１４及び第１５トランジ
スタのコレクタを第１及び第２制御端子にそれぞれ結合
させる。
【００１４】第１４及び第１５トランジスタを整合させ
ることにより２つの制御電流源を良好に類似させること
ができる。
ることにより２つの制御電流源を良好に類似させること
ができる。
【００１５】負荷はトランジスタとすることができ、こ
の場合には前記電子回路にベース、エミッタ及びコレク
タを有している第１６トランジスタも設け、このトラン
ジスタのベースを第１制御端子に接続し、且つこのトラ
ンジスタのエミッタとコレクタとによって形成される主
電流通路を出力端子に接続するのが好適である。
の場合には前記電子回路にベース、エミッタ及びコレク
タを有している第１６トランジスタも設け、このトラン
ジスタのベースを第１制御端子に接続し、且つこのトラ
ンジスタのエミッタとコレクタとによって形成される主
電流通路を出力端子に接続するのが好適である。
【００１６】第１６トランジスタは、入力端子と、出力
端子と、２つの給電端子とを有している増幅段の出力ト
ランジスタとして作動する。この増幅段における第１６
トランジスタは ＰＮＰトランジスタとすることができ
、この場合の電子回路の好適例では、前記第１６トラン
ジスタを第１導電形とは反対の第２導電形のトランジス
タとし、この第１６トランジスタのエミッタ及びコレク
タを第１給電端子及び出力端子にそれぞれ結合させ、第
１及び第２トランジスタを第２導電形のトランジスタと
し、第３，第４及び第５トランジスタを第１導電形のト
ランジスタとし、第１及び第２電流ミラー回路の共通電
流端子を第１給電端子及び第２給電端子にそれぞれ接続
する。
端子と、２つの給電端子とを有している増幅段の出力ト
ランジスタとして作動する。この増幅段における第１６
トランジスタは ＰＮＰトランジスタとすることができ
、この場合の電子回路の好適例では、前記第１６トラン
ジスタを第１導電形とは反対の第２導電形のトランジス
タとし、この第１６トランジスタのエミッタ及びコレク
タを第１給電端子及び出力端子にそれぞれ結合させ、第
１及び第２トランジスタを第２導電形のトランジスタと
し、第３，第４及び第５トランジスタを第１導電形のト
ランジスタとし、第１及び第２電流ミラー回路の共通電
流端子を第１給電端子及び第２給電端子にそれぞれ接続
する。
【００１７】この場合には第２電流ミラー回路を第１６
トランジスタの導電形とは反対の導電形のトランジスタ
で構成し、追加のバイアス電流源がなくても第１６トラ
ンジスタに大きなベース電流を供給し得るようにする。 斯種の回路は第１給電端子と第２給電端子との間の供給
電圧が僅か１ボルトでも適切に作動する。
トランジスタの導電形とは反対の導電形のトランジスタ
で構成し、追加のバイアス電流源がなくても第１６トラ
ンジスタに大きなベース電流を供給し得るようにする。 斯種の回路は第１給電端子と第２給電端子との間の供給
電圧が僅か１ボルトでも適切に作動する。
【００１８】第１６トランジスタとして ＮＰＮトラン
ジスタを選択する場合には、前記第１６トランジスタを
第１導電形のトランジスタとし、この第１６トランジス
タのエミッタ及びコレクタを出力端子及び第１給電端子
にそれぞれ結合させ、第１及び第２トランジスタを第１
導電形のトランジスタとし、第３，第４及び第５トラン
ジスタを第１導電形とは反対の第２導電形のトランジス
タとし、且つ第１及び第２電流ミラー回路の共通端子を
出力端子及び第１給電端子にそれぞれ接続するのが好適
である。
ジスタを選択する場合には、前記第１６トランジスタを
第１導電形のトランジスタとし、この第１６トランジス
タのエミッタ及びコレクタを出力端子及び第１給電端子
にそれぞれ結合させ、第１及び第２トランジスタを第１
導電形のトランジスタとし、第３，第４及び第５トラン
ジスタを第１導電形とは反対の第２導電形のトランジス
タとし、且つ第１及び第２電流ミラー回路の共通端子を
出力端子及び第１給電端子にそれぞれ接続するのが好適
である。
【００１９】この場合には第１６トランジスタをエミッ
タホロワとして配置する。又、この場合には第２電流ミ
ラー回路のトランジスタとして、第１６トランジスタの
ベース電流に適った導電形のものを選択する。
タホロワとして配置する。又、この場合には第２電流ミ
ラー回路のトランジスタとして、第１６トランジスタの
ベース電流に適った導電形のものを選択する。
【００２０】第１６トランジスタは共通エミッタ回路に
組込むこともでき、この場合には前記第１６トランジス
タを第１導電形のトランジスタとし、このトランジスタ
のエミッタ及びコレクタを第２給電端子及び出力端子に
それぞれ結合させ、第１及び第２トランジスタを第１導
電形のトランジスタとし、第３，第４及び第５トランジ
スタを第１導電形とは反対の第２導電形のトランジスタ
とし、且つ第１及び第２電流ミラー回路の共通端子を第
２及び第１給電端子にそれぞれ接続するのが好適である
。
組込むこともでき、この場合には前記第１６トランジス
タを第１導電形のトランジスタとし、このトランジスタ
のエミッタ及びコレクタを第２給電端子及び出力端子に
それぞれ結合させ、第１及び第２トランジスタを第１導
電形のトランジスタとし、第３，第４及び第５トランジ
スタを第１導電形とは反対の第２導電形のトランジスタ
とし、且つ第１及び第２電流ミラー回路の共通端子を第
２及び第１給電端子にそれぞれ接続するのが好適である
。
【００２１】単一入力端子での非対称駆動の代わりに、
差動入力により対称駆動させることもでき、この場合に
は、前記電子回路に、共通接続点と第２給電端子との間
に挿入した第１バイアス電流源と、各々ベース、エミッ
タ及びコレクタを有している第１導電形の第１７及び第
１８トランジスタも設け、これらのトランジスタのベー
スを第２入力端子に接続すると共にエミッタを共通接続
点に接続し、前記電子回路がさらに各々ベース、エミッ
タ及びコレクタを有している第２導電形の第１９， 第
２０， 第２１及び第２２トランジスタも具え、これら
第１９〜第２２トランジスタのベース−エミッタ接合を
並列に接続し、且つ各エミッタを第１給電端子に接続す
ると共に各コレクタを第１８， 第１７， 第１４及び
第１５トランジスタの各コレクタにそれぞれ結合させる
のが極めて好適である。
差動入力により対称駆動させることもでき、この場合に
は、前記電子回路に、共通接続点と第２給電端子との間
に挿入した第１バイアス電流源と、各々ベース、エミッ
タ及びコレクタを有している第１導電形の第１７及び第
１８トランジスタも設け、これらのトランジスタのベー
スを第２入力端子に接続すると共にエミッタを共通接続
点に接続し、前記電子回路がさらに各々ベース、エミッ
タ及びコレクタを有している第２導電形の第１９， 第
２０， 第２１及び第２２トランジスタも具え、これら
第１９〜第２２トランジスタのベース−エミッタ接合を
並列に接続し、且つ各エミッタを第１給電端子に接続す
ると共に各コレクタを第１８， 第１７， 第１４及び
第１５トランジスタの各コレクタにそれぞれ結合させる
のが極めて好適である。
【００２２】この例は第１６トランジスタを ＰＮＰト
ランジスタで構成する前述した例と組合わせるのが極め
て好適であり、この場合には、前記第１９トランジスタ
のベースをこのトランジスタのコレクタに接続し、前記
電子回路に各々ベース、エミッタ及びコレクタを有して
いる第２導電形の第２３，第２４及び第２５トランジス
タも設け、これら第２３〜第２５トランジスタのベース
−エミッタ接合を並列に接続し、各エミッタを第１給電
端子に接続し、各ベースを第１７トランジスタのコレク
タに接続し、各コレクタを第１７， 第１４及び第１５
トランジスタのコレクタにそれぞれ結合させる。
ランジスタで構成する前述した例と組合わせるのが極め
て好適であり、この場合には、前記第１９トランジスタ
のベースをこのトランジスタのコレクタに接続し、前記
電子回路に各々ベース、エミッタ及びコレクタを有して
いる第２導電形の第２３，第２４及び第２５トランジス
タも設け、これら第２３〜第２５トランジスタのベース
−エミッタ接合を並列に接続し、各エミッタを第１給電
端子に接続し、各ベースを第１７トランジスタのコレク
タに接続し、各コレクタを第１７， 第１４及び第１５
トランジスタのコレクタにそれぞれ結合させる。
【００２３】第１６トランジスタとして ＮＰＮトラン
ジスタを用いる場合には、前記電子回路がベース、エミ
ッタ及びコレクタを有している第２６トランジスタも具
え、このトランジスタのベース−エミッタ接続を第１９
〜第２２トランジスタのベース−エミッタ接合に並列に
接続し、第２６トランジスタのベース及びコレクタを相
互接続すると共に、第２バイアス電流源を介して第１給
電端子に結合させ、前記電子回路がさらに各々ベース、
エミッタ及びコレクタを有している第１導電形の第２７
， 第２８， 第２９及び第３０トランジスタも具え、
これら第２７〜第３０トランジスタの各ベースを第１７
トランジスタのコレクタに接続し、各エミッタを第２給
電端子に接続し、各コレクタを第１８， 第１７， 第
１４及び第１５トランジスタのコレクタにそれぞれ接続
し、第１８トランジスタのコレクタを第１７トランジス
タのコレクタに相互接続するのが好適である。
ジスタを用いる場合には、前記電子回路がベース、エミ
ッタ及びコレクタを有している第２６トランジスタも具
え、このトランジスタのベース−エミッタ接続を第１９
〜第２２トランジスタのベース−エミッタ接合に並列に
接続し、第２６トランジスタのベース及びコレクタを相
互接続すると共に、第２バイアス電流源を介して第１給
電端子に結合させ、前記電子回路がさらに各々ベース、
エミッタ及びコレクタを有している第１導電形の第２７
， 第２８， 第２９及び第３０トランジスタも具え、
これら第２７〜第３０トランジスタの各ベースを第１７
トランジスタのコレクタに接続し、各エミッタを第２給
電端子に接続し、各コレクタを第１８， 第１７， 第
１４及び第１５トランジスタのコレクタにそれぞれ接続
し、第１８トランジスタのコレクタを第１７トランジス
タのコレクタに相互接続するのが好適である。
【００２４】いずれの場合にも差動入力段が完全に対称
となり、しかも平衡がとられるので、第１入力端子と第
２入力端子との間のオフセットが低減される。
となり、しかも平衡がとられるので、第１入力端子と第
２入力端子との間のオフセットが低減される。
【００２５】差動駆動の場合には、差動入力段に第１及
び第２電流ミラー回路を組込むことができるため、部品
数を著しく減らすことができる。その第１好適例としは
、前記第１及び第２制御電流源を各々ベース、エミッタ
及びコレクタを有している第１導電形の第６及び第７ト
ランジスタでそれぞれ構成し、これらのトランジスタの
各ベースを第１入力端子に接続すると共に各エミッタを
共通接続点に接続し、この接続点をバイアス電流源を介
して第２給電端子に結合させ、第６及び第７トランジス
タのコレクタを第１及び第２制御端子にそれぞれ結合さ
せ、第１及び第２電流ミラー回路の共通端子を第１給電
端子に接続し、第１〜第５トランジスタを第１導電形と
は反対の第２導電形のトランジスタとし、第１及び第３
トランジスタのベース−コレクタ接合を短絡させ、且つ
電子回路にベース、エミッタ及びコレクタを有している
第１導電形の第８トランジスタも設け、このトランジス
タのベース、エミッタ及びコレクタを第２入力端子、共
通接続点及び第２電流ミラー回路の電流入力端に接続す
る。負荷を ＰＮＰトランジスタで構成する全く対称な
極めて好適な例では、前記電子回路が、各々ベース、エ
ミッタ及びコレクタを有している第１導電形の第９トラ
ンジスタと、第２導電形の第１０〜第１２トランジスタ
も具え、第９トランジスタのベース及びエミッタを第２
入力端子及び共通接続点にそれぞれ接続し、第９トラン
ジスタのコレクタを第１０トランジスタのコレクタに接
続し、この第１０トランジスタのベース−エミッタ接合
を第３トランジスタのベース−エミッタ接合に並列に接
続すると共に第１１， 第１２及び第１３トランジスタ
のベースにも接続し、これらの第１１〜第１３トランジ
スタの各エミッタを第１給電端子に接続すると共に各コ
レクタを第９トランジスタのコレクタ、第２制御端子及
び第１制御端子にそれぞれ接続する。
び第２電流ミラー回路を組込むことができるため、部品
数を著しく減らすことができる。その第１好適例としは
、前記第１及び第２制御電流源を各々ベース、エミッタ
及びコレクタを有している第１導電形の第６及び第７ト
ランジスタでそれぞれ構成し、これらのトランジスタの
各ベースを第１入力端子に接続すると共に各エミッタを
共通接続点に接続し、この接続点をバイアス電流源を介
して第２給電端子に結合させ、第６及び第７トランジス
タのコレクタを第１及び第２制御端子にそれぞれ結合さ
せ、第１及び第２電流ミラー回路の共通端子を第１給電
端子に接続し、第１〜第５トランジスタを第１導電形と
は反対の第２導電形のトランジスタとし、第１及び第３
トランジスタのベース−コレクタ接合を短絡させ、且つ
電子回路にベース、エミッタ及びコレクタを有している
第１導電形の第８トランジスタも設け、このトランジス
タのベース、エミッタ及びコレクタを第２入力端子、共
通接続点及び第２電流ミラー回路の電流入力端に接続す
る。負荷を ＰＮＰトランジスタで構成する全く対称な
極めて好適な例では、前記電子回路が、各々ベース、エ
ミッタ及びコレクタを有している第１導電形の第９トラ
ンジスタと、第２導電形の第１０〜第１２トランジスタ
も具え、第９トランジスタのベース及びエミッタを第２
入力端子及び共通接続点にそれぞれ接続し、第９トラン
ジスタのコレクタを第１０トランジスタのコレクタに接
続し、この第１０トランジスタのベース−エミッタ接合
を第３トランジスタのベース−エミッタ接合に並列に接
続すると共に第１１， 第１２及び第１３トランジスタ
のベースにも接続し、これらの第１１〜第１３トランジ
スタの各エミッタを第１給電端子に接続すると共に各コ
レクタを第９トランジスタのコレクタ、第２制御端子及
び第１制御端子にそれぞれ接続する。
【００２６】負荷としてエミッタホーワ配置した ＮＰ
Ｎトランジスタを用いる極めて好適な例では、前記第１
及び第２制御電流源を各々ベース、エミッタ及びコレク
タを有している第１導電形の第６及び第７トランジスタ
でそれぞれ構成し、これらのトランジスタの各ベースを
第１入力端子に接続すると共に各エミッタを共通接続点
に接続し、この接続点をバイアス電流源を介して第２給
電端子に結合させ、第６及び第７トランジスタのコレク
タを第１及び第２制御端子にそれぞれ結合させ、第１及
び第２電流ミラー回路の各共通端子を共通接続点及び第
１給電端子にそれぞれ接続し、第１及び第２トランジス
タを第１導電形のトランジスタとし、第３，第４及び第
５トランジスタを第１導電形とは反対の第２導電形のト
ランジスタとし、第１及び第３トランジスタのベース−
コレクタ接合を短絡させ、且つ電子回路に各々ベース、
エミッタ及びコレクタを有している第１導電形の第８及
び第９トランジスタも設け、第８トランジスタのベース
、エミッタ及びコレクタをそれぞれ第２入力端子、共通
接続点及び第２電流ミラー回路の電流入力端に接続し、
第９トランジスタのベースを第１制御端子に接続し、こ
の第９トランジスタのエミッタ及びコレクタを出力端子
及び第１給電端子にそれぞれ接続する。
Ｎトランジスタを用いる極めて好適な例では、前記第１
及び第２制御電流源を各々ベース、エミッタ及びコレク
タを有している第１導電形の第６及び第７トランジスタ
でそれぞれ構成し、これらのトランジスタの各ベースを
第１入力端子に接続すると共に各エミッタを共通接続点
に接続し、この接続点をバイアス電流源を介して第２給
電端子に結合させ、第６及び第７トランジスタのコレク
タを第１及び第２制御端子にそれぞれ結合させ、第１及
び第２電流ミラー回路の各共通端子を共通接続点及び第
１給電端子にそれぞれ接続し、第１及び第２トランジス
タを第１導電形のトランジスタとし、第３，第４及び第
５トランジスタを第１導電形とは反対の第２導電形のト
ランジスタとし、第１及び第３トランジスタのベース−
コレクタ接合を短絡させ、且つ電子回路に各々ベース、
エミッタ及びコレクタを有している第１導電形の第８及
び第９トランジスタも設け、第８トランジスタのベース
、エミッタ及びコレクタをそれぞれ第２入力端子、共通
接続点及び第２電流ミラー回路の電流入力端に接続し、
第９トランジスタのベースを第１制御端子に接続し、こ
の第９トランジスタのエミッタ及びコレクタを出力端子
及び第１給電端子にそれぞれ接続する。
【００２７】
【実施例】図１は本発明による電子回路の基本原理を示
す。第１給電端子１と第２給電端子２との間に負荷Ｌと
制御電流源３とが直列に接続されている。負荷Ｌ及び制
御電流源３を制御端子４にリンクさせる。負荷Ｌは、例
えば制御電流源３によって駆動される抵抗、ダイオード
又はトランジスタのベースとすることができる。負荷Ｌ
に流れる電流を ｉＬ とし、制御電流源３に流れる電
流をｉとする。電流ｉが所望電流 ｉＬ に対して不十
分な場合には電流ｉを何とかして増幅しなければならな
い。これは制御端子４と負荷Ｌとの間に増幅器を挿入す
ることにより可能である。特に、入力電流ｉの周波数を
高める場合に、斯様な増幅器では制御電流源３から負荷
Ｌへの信号伝送に異常（エキストラ）ポールが導入され
るために信号品質が乱れることになる。このような信号
の乱れを本発明による回路によりなくすことができる。 本発明による回路は第２制御端子５及び第１制御電流源
３の電流ｉに等しい電流を発生する第２制御電流源６を
具えており、さらに電流ホロワ入力端８と、第１電流ホ
ロワ出力端９と、第２電流ホロワ出力端１０とを有して
いる電流ホロワ７も具えている。電流ホロワ７は２つの
電流ホロワ出力端９，１０に電流ホロワ入力端８に供給
される電流ｉｉｎにほぼ等しい電流Ｓ・ｉｉｎを発生す
る。電流ホーワ入力端８及び電流ホロワ出力端９を第２
制御端子５、現状では第２制御電流源６に接続する。電
流ホロワ出力端１０を第１制御端子４に接続する。この
回路構成から、ｉＬ ＝ ｉ／（１−Ｓ） となることを容易に計算することができる。これがため
、制御電流源３に流れる電流は負荷Ｌに流れる電流ｉＬ
のごく少量部となる。電流ホロワ７及び第２制御電流
源６が電流ｉＬ を大いに補償するため、制御電流ｉは
それ相当に小さくて十分である。電流ｉは負荷Ｌと制御
電流源３との間の接続を遮断することなく負荷Ｌに増幅
された形態で転送される。
す。第１給電端子１と第２給電端子２との間に負荷Ｌと
制御電流源３とが直列に接続されている。負荷Ｌ及び制
御電流源３を制御端子４にリンクさせる。負荷Ｌは、例
えば制御電流源３によって駆動される抵抗、ダイオード
又はトランジスタのベースとすることができる。負荷Ｌ
に流れる電流を ｉＬ とし、制御電流源３に流れる電
流をｉとする。電流ｉが所望電流 ｉＬ に対して不十
分な場合には電流ｉを何とかして増幅しなければならな
い。これは制御端子４と負荷Ｌとの間に増幅器を挿入す
ることにより可能である。特に、入力電流ｉの周波数を
高める場合に、斯様な増幅器では制御電流源３から負荷
Ｌへの信号伝送に異常（エキストラ）ポールが導入され
るために信号品質が乱れることになる。このような信号
の乱れを本発明による回路によりなくすことができる。 本発明による回路は第２制御端子５及び第１制御電流源
３の電流ｉに等しい電流を発生する第２制御電流源６を
具えており、さらに電流ホロワ入力端８と、第１電流ホ
ロワ出力端９と、第２電流ホロワ出力端１０とを有して
いる電流ホロワ７も具えている。電流ホロワ７は２つの
電流ホロワ出力端９，１０に電流ホロワ入力端８に供給
される電流ｉｉｎにほぼ等しい電流Ｓ・ｉｉｎを発生す
る。電流ホーワ入力端８及び電流ホロワ出力端９を第２
制御端子５、現状では第２制御電流源６に接続する。電
流ホロワ出力端１０を第１制御端子４に接続する。この
回路構成から、ｉＬ ＝ ｉ／（１−Ｓ） となることを容易に計算することができる。これがため
、制御電流源３に流れる電流は負荷Ｌに流れる電流ｉＬ
のごく少量部となる。電流ホロワ７及び第２制御電流
源６が電流ｉＬ を大いに補償するため、制御電流ｉは
それ相当に小さくて十分である。電流ｉは負荷Ｌと制御
電流源３との間の接続を遮断することなく負荷Ｌに増幅
された形態で転送される。
【００２８】図２は図１に示した原理に基づく電子回路
の一例を示す。電流ホロワ７は電流入力端１２、電流出
力端１３及び共通電流端子１４を有している第１電流ミ
ラー回路１１と、電流入力端１５、第１電流出力端１６
、第２電流出力端１７及び共通電流端子１８を有してい
る第２電流ミラー回路２４とを具えている。電流入力端
１２は電流ホロワ入力端８に対応し、この入力端１２を
第２制御端子５に接続する。電流出力端１６及び１７は
第１電流ホロワ出力端９及び第２電流ホロワ出力端１０
にそれぞれ対応し、これらの出力端を第２制御端子５及
び第１制御端子４にそれぞれ接続する。電流出力端１３
を電流入力端１５に接続する。 共通電流端子１４及び１８を第１給電端子１及び第２給
電端子２にそれぞれ接続する。第１電流ミラー回路１１
を２個の ＰＮＰトランジスタＴ１及びＴ２により形成
し、これらのトランジスタのコレクタ−エミッタ接合を
電流入力端１２と共通電流端子１４との間及び電流出力
端１３と共通電流端子１４との間にそれぞれ接続する。 トランジスタＴ１及びＴ２のベース−エミッタ接合を並
列に接続すると共にこれらのトランジスタのエミッタを
共通電流端子１４に接続する。 トランジスタＴ１ のベースとコレクタを相互接続する
。 第２電流ミラー回路２４を ＮＰＮトランジスタＴ３，
Ｔ４及びＴ５により形成し、これらのトランジスタの
ベース−エミッタ接合を並列に接続すると共に各エミッ
タを共通電流端子１８に接続する。トランジスタＴ３，
Ｔ４及びＴ５のコレクタを電流入力端１５、電流出力
端１６及び電流出力端１７にそれぞれ接続するが、トラ
ンジスタＴ３のコレクタはそのトランジスタのベースに
も接続する。給電端子１と２との間に上述したような構
成の第１及び第２電流ミラー回路１１， ２４を積み重
ねることによって、電流ホロワ入力端８に供給される電
流にほぼ等しい電流を電流ホロワ出力端９及び１０から
流す。
の一例を示す。電流ホロワ７は電流入力端１２、電流出
力端１３及び共通電流端子１４を有している第１電流ミ
ラー回路１１と、電流入力端１５、第１電流出力端１６
、第２電流出力端１７及び共通電流端子１８を有してい
る第２電流ミラー回路２４とを具えている。電流入力端
１２は電流ホロワ入力端８に対応し、この入力端１２を
第２制御端子５に接続する。電流出力端１６及び１７は
第１電流ホロワ出力端９及び第２電流ホロワ出力端１０
にそれぞれ対応し、これらの出力端を第２制御端子５及
び第１制御端子４にそれぞれ接続する。電流出力端１３
を電流入力端１５に接続する。 共通電流端子１４及び１８を第１給電端子１及び第２給
電端子２にそれぞれ接続する。第１電流ミラー回路１１
を２個の ＰＮＰトランジスタＴ１及びＴ２により形成
し、これらのトランジスタのコレクタ−エミッタ接合を
電流入力端１２と共通電流端子１４との間及び電流出力
端１３と共通電流端子１４との間にそれぞれ接続する。 トランジスタＴ１及びＴ２のベース−エミッタ接合を並
列に接続すると共にこれらのトランジスタのエミッタを
共通電流端子１４に接続する。 トランジスタＴ１ のベースとコレクタを相互接続する
。 第２電流ミラー回路２４を ＮＰＮトランジスタＴ３，
Ｔ４及びＴ５により形成し、これらのトランジスタの
ベース−エミッタ接合を並列に接続すると共に各エミッ
タを共通電流端子１８に接続する。トランジスタＴ３，
Ｔ４及びＴ５のコレクタを電流入力端１５、電流出力
端１６及び電流出力端１７にそれぞれ接続するが、トラ
ンジスタＴ３のコレクタはそのトランジスタのベースに
も接続する。給電端子１と２との間に上述したような構
成の第１及び第２電流ミラー回路１１， ２４を積み重
ねることによって、電流ホロワ入力端８に供給される電
流にほぼ等しい電流を電流ホロワ出力端９及び１０から
流す。
【００２９】第１及び第２制御電流源はＮＰＮトランジ
スタＴ１４ 及びＴ１５ を具えており、これらのトラ
ンジスタのベースは入力端子１９に接続し、エミッタは
給電端子２に接続される共通接続点２０に接続し、コレ
クタは第１制御端子４及び第２制御端子５にそれぞれ接
続すると共にバイアス電流源２１及び２２を介して給電
端子１にもそれぞれ接続する。ベースが制御端子４に接
続され、エミッタが給電端子１に接続され、コレクタが
出力端子２３に接続されるＰＮＰトランジスタＴ１６
は第１制御端子４に対する負荷として作用する。
スタＴ１４ 及びＴ１５ を具えており、これらのトラ
ンジスタのベースは入力端子１９に接続し、エミッタは
給電端子２に接続される共通接続点２０に接続し、コレ
クタは第１制御端子４及び第２制御端子５にそれぞれ接
続すると共にバイアス電流源２１及び２２を介して給電
端子１にもそれぞれ接続する。ベースが制御端子４に接
続され、エミッタが給電端子１に接続され、コレクタが
出力端子２３に接続されるＰＮＰトランジスタＴ１６
は第１制御端子４に対する負荷として作用する。
【００３０】図２に示した回路は入力端子１９及び出力
端子２３を有しており、且つトランジスタＴ１６ のベ
ースが殆ど負荷とならない入力段Ｔ１４ を具えている
増幅段とみなすことができる。この回路は約１ボルトか
らの低い供給電圧に好適であり、それでも出力端子２３
に大きな電流を発生させることができる。トランジスタ
Ｔ１６ のコレクタとベースとの間にミラーキャパシタ
Ｃｍ１を導入して、増幅段を負帰還増幅系に好適とする
ことができる。この場合にはミラーキャパシタＣｍ１を
経て流れる電流も補償されるため、ミラーキャパシタの
所望な効果が除去される。このようなことをなくすため
に、トランジスタＴ１６ のコレクタと電流ホロワ入力
端８との間に別のミラーキャパシタＣｍ２を挿入する必
要がある。斯くして、トランジスタＴ１６ のベース電
流におけるミラー電流成分が補償されないようにする。
端子２３を有しており、且つトランジスタＴ１６ のベ
ースが殆ど負荷とならない入力段Ｔ１４ を具えている
増幅段とみなすことができる。この回路は約１ボルトか
らの低い供給電圧に好適であり、それでも出力端子２３
に大きな電流を発生させることができる。トランジスタ
Ｔ１６ のコレクタとベースとの間にミラーキャパシタ
Ｃｍ１を導入して、増幅段を負帰還増幅系に好適とする
ことができる。この場合にはミラーキャパシタＣｍ１を
経て流れる電流も補償されるため、ミラーキャパシタの
所望な効果が除去される。このようなことをなくすため
に、トランジスタＴ１６ のコレクタと電流ホロワ入力
端８との間に別のミラーキャパシタＣｍ２を挿入する必
要がある。斯くして、トランジスタＴ１６ のベース電
流におけるミラー電流成分が補償されないようにする。
【００３１】トランジスタＴ１６ に対するベース電流
は本質的には電流ホロワ出力端１０によって供給される
。第２電流ミラー回路２４にＮＰＮトランジスタを選択
すると、トランジスタ１６を簡単に駆動させることがで
き。その理由はトランジスタＴ５の導通度を増すことに
よりトランジスタＴ１６ のベース電流が増えるからで
ある。電流ミラー回路１１， ２４の零入力電流調整用
の別個の直流電流源は不必要である。
は本質的には電流ホロワ出力端１０によって供給される
。第２電流ミラー回路２４にＮＰＮトランジスタを選択
すると、トランジスタ１６を簡単に駆動させることがで
き。その理由はトランジスタＴ５の導通度を増すことに
よりトランジスタＴ１６ のベース電流が増えるからで
ある。電流ミラー回路１１， ２４の零入力電流調整用
の別個の直流電流源は不必要である。
【００３２】図３は本発明による電子回路の他の実施例
を示す。この図示の回路は本来図２の回路と等しいが、
この例の第１及び第２電流ミラー回路のトランジスタの
導電形は図２の例の電流ミラー回路のトランジスタの導
電形とは反対であり、又共通電流端子１４及び１８を出
力端子２３及び給電端子１にそれぞれ接続する。このよ
うな回路構成とする理由はトランジスタＴ１６としてＮ
ＰＮトランジスタを選択するからであり、このトランジ
スタのコレクタは給電端子１に接続し、エミッタは出力
端子２３に接続する。しかし、電流端子１４は出力端子
２３でなく、給電端子２に接続することもできる。トラ
ンジスタＴ１６ はエミッタホロワとして配置する。し
かし、ＮＰＮトランジスタＴ１６ が共通エミッタ回路
にて作動する構成とすることもできる。この場合にはト
ランジスタＴ１６ のエミッタ及び給電端子１４を給電
端子２に接続すべきであり、且つトランジスタＴ１６
のコレクタを出力端子２３に接続すべきである。トラン
ジスタＴ１６ のコレクタ及びベースに関するミラーキ
ャパシタに対する補償手段は図２に示した例におけると
同様に導入させる必要がある。
を示す。この図示の回路は本来図２の回路と等しいが、
この例の第１及び第２電流ミラー回路のトランジスタの
導電形は図２の例の電流ミラー回路のトランジスタの導
電形とは反対であり、又共通電流端子１４及び１８を出
力端子２３及び給電端子１にそれぞれ接続する。このよ
うな回路構成とする理由はトランジスタＴ１６としてＮ
ＰＮトランジスタを選択するからであり、このトランジ
スタのコレクタは給電端子１に接続し、エミッタは出力
端子２３に接続する。しかし、電流端子１４は出力端子
２３でなく、給電端子２に接続することもできる。トラ
ンジスタＴ１６ はエミッタホロワとして配置する。し
かし、ＮＰＮトランジスタＴ１６ が共通エミッタ回路
にて作動する構成とすることもできる。この場合にはト
ランジスタＴ１６ のエミッタ及び給電端子１４を給電
端子２に接続すべきであり、且つトランジスタＴ１６
のコレクタを出力端子２３に接続すべきである。トラン
ジスタＴ１６ のコレクタ及びベースに関するミラーキ
ャパシタに対する補償手段は図２に示した例におけると
同様に導入させる必要がある。
【００３３】図４は基本的には図２の回路に対応する本
発明による電子回路を示す。図２に示した回路と比較す
るに、この図４の例では２つの拡張部を設ける。これら
の拡張部は別個に作ることもできる。第１拡張部は第１
及び第２電流ミラー回路（１１，２４） に関するもの
であり、又第２拡張部は差動入力段に関するものである
。
発明による電子回路を示す。図２に示した回路と比較す
るに、この図４の例では２つの拡張部を設ける。これら
の拡張部は別個に作ることもできる。第１拡張部は第１
及び第２電流ミラー回路（１１，２４） に関するもの
であり、又第２拡張部は差動入力段に関するものである
。
【００３４】電流ミラー回路１１ではトランジスタＴ１
及びＴ２のコレクタをＰＮＰトランジスタＴ６及びＴ７
のエミッタ−コレクタ接合を経て電流入力端１２及び電
流出力端１３にそれぞれ接続する。トランジスタＴ６及
びＴ７のベースはトランジスタＴ７のコレクタに接続し
、トランジスタＴ７のコレクタは電流出力端１３にも接
続する。トランジスタＴ６のコレクタを電流入力端１２
に接続する。トランジスタＴ７のエミッタをＰＮＰトラ
ンジスタＴ８及びＴ９のエミッタにも接続し、トランジ
スタＴ８及びＴ９のベースをバイアス電圧源３０を経て
電流端子１４に接続する。トランジスタＴ８のコレクタ
をトランジスタＴ３のベースに接続する。このトランジ
スタＴ３のベースは図２に示すようにコレクタには接続
しない。トランジスタＴ９のコレクタをＮＰＮトランジ
スタＴ１０，Ｔ１１及びＴ１２ を具えている電流ミラ
ー回路の入力端に接続する。この電流ミラーのトランジ
スタは図２に示した回路におけるトランジスタＴ３，
Ｔ４及びＴ５とそれぞれ同様に配置する。トランジスタ
Ｔ１０， Ｔ１１及びＴ１２ のエミッタを電流端子１
８に接続し、それらトランジスタのコレクタをトランジ
スタＴ９のコレクタと、電流出力端１６と、電流出力端
１７とにそれぞれ接続する。トランジスタＴ１及びＴ２
のベース電流によって生ずる対称誤差はトランジスタＴ
６のコレクタ電流から差引かれ、この対称誤差はそれに
ほぼ等しいトランジスタＴ６及びＴ７のベース電流をト
ランジスタＴ７のコレクタ電流に加えることによって補
正される。トランジスタＴ２のコレクタ電流から取出さ
れるトランジスタＴ３， Ｔ４及びＴ５のベース電流に
よって生ずる対称誤差はトランジスタＴ８， Ｔ９，
Ｔ１０， Ｔ１１及びＴ１２ によって補正され、これ
らのトランジスタの内のトランジスタＴ１１ 及びＴ１
２ のエミッタ表面は２倍とするのが好適である。さら
に、トランジスタの組Ｔ１／Ｔ２， Ｔ６／Ｔ７及びＴ
３／Ｔ４／Ｔ５におけるトランジスタのベース−コレク
タ電圧はほぼ等しくして、アーリー効果によって生ずる
誤差を低減させる。トランジスタＴ３のコレクタ−ベー
ス接合には回路の安定化のためにキャパシタＣｃ を取
付けることができる。
及びＴ２のコレクタをＰＮＰトランジスタＴ６及びＴ７
のエミッタ−コレクタ接合を経て電流入力端１２及び電
流出力端１３にそれぞれ接続する。トランジスタＴ６及
びＴ７のベースはトランジスタＴ７のコレクタに接続し
、トランジスタＴ７のコレクタは電流出力端１３にも接
続する。トランジスタＴ６のコレクタを電流入力端１２
に接続する。トランジスタＴ７のエミッタをＰＮＰトラ
ンジスタＴ８及びＴ９のエミッタにも接続し、トランジ
スタＴ８及びＴ９のベースをバイアス電圧源３０を経て
電流端子１４に接続する。トランジスタＴ８のコレクタ
をトランジスタＴ３のベースに接続する。このトランジ
スタＴ３のベースは図２に示すようにコレクタには接続
しない。トランジスタＴ９のコレクタをＮＰＮトランジ
スタＴ１０，Ｔ１１及びＴ１２ を具えている電流ミラ
ー回路の入力端に接続する。この電流ミラーのトランジ
スタは図２に示した回路におけるトランジスタＴ３，
Ｔ４及びＴ５とそれぞれ同様に配置する。トランジスタ
Ｔ１０， Ｔ１１及びＴ１２ のエミッタを電流端子１
８に接続し、それらトランジスタのコレクタをトランジ
スタＴ９のコレクタと、電流出力端１６と、電流出力端
１７とにそれぞれ接続する。トランジスタＴ１及びＴ２
のベース電流によって生ずる対称誤差はトランジスタＴ
６のコレクタ電流から差引かれ、この対称誤差はそれに
ほぼ等しいトランジスタＴ６及びＴ７のベース電流をト
ランジスタＴ７のコレクタ電流に加えることによって補
正される。トランジスタＴ２のコレクタ電流から取出さ
れるトランジスタＴ３， Ｔ４及びＴ５のベース電流に
よって生ずる対称誤差はトランジスタＴ８， Ｔ９，
Ｔ１０， Ｔ１１及びＴ１２ によって補正され、これ
らのトランジスタの内のトランジスタＴ１１ 及びＴ１
２ のエミッタ表面は２倍とするのが好適である。さら
に、トランジスタの組Ｔ１／Ｔ２， Ｔ６／Ｔ７及びＴ
３／Ｔ４／Ｔ５におけるトランジスタのベース−コレク
タ電圧はほぼ等しくして、アーリー効果によって生ずる
誤差を低減させる。トランジスタＴ３のコレクタ−ベー
ス接合には回路の安定化のためにキャパシタＣｃ を取
付けることができる。
【００３５】図２の電子回路には電流ミラー回路１１，
２４に対する図４の拡張部と相俟って、又はこれらの
拡張部とは無関係に図４に３２にて示す差動入力段を設
けることができる。この場合には共通接続点２０をバイ
アス電流源３４を介して第２給電端子４に接続する。回
路はＮＰＮトランジスタＴ１７ 及びＴ１８ も具えて
おり、これらのトランジスタのエミッタを共通接続点２
０に接続し、ベースを第２入力端子３６に接続する。ト
ランジスタＴ１８， Ｔ１７， Ｔ１４ 及びＴ１５
のコレクタをＰＮＰトランジスタＴ１９，Ｔ２０， Ｔ
２１及びＴ２２ のコレクタにそれぞれ接続し、これら
４個のＰＮＰトランジスタのエミッタを第１給電端子１
に接続すると共にそれらのトランジスタのベースをトラ
ンジスタＴ１９ のコレクタに接続する。トランジスタ
Ｔ１９ 及びＴ２１ はトランジスタＴ１８ 及びＴ１
４ からの差電流を片側（ｓｉｇｌｅ−ｓｉｄｅｄ）
電流に変換する。トランジスタＴ１７ 及びＴ２０ は
対称性を改善するために設ける。差動増幅段３２はＰＮ
ＰトランジスタＴ２３， Ｔ２４及びＴ２５ も具えて
おり、これらのトランジスタのエミッタは第１給電端子
１に接続し、ベースはトランジスタＴ２０ のコレクタ
に接続し、コレクタはトランジスタＴ２０， Ｔ２１及
びＴ２２ のコレクタにそれぞれ接続する。この場合、
トランジスタＴ１９ 〜Ｔ２２ のベース電流もトラン
ジスタＴ２３ から取出され、これらのベース電流はト
ランジスタＴ２４ 及びＴ２５ によってミラー処理さ
れて、トランジスタＴ２１ 及びＴ２２ のコレクタ電
流に加えられる。
２４に対する図４の拡張部と相俟って、又はこれらの
拡張部とは無関係に図４に３２にて示す差動入力段を設
けることができる。この場合には共通接続点２０をバイ
アス電流源３４を介して第２給電端子４に接続する。回
路はＮＰＮトランジスタＴ１７ 及びＴ１８ も具えて
おり、これらのトランジスタのエミッタを共通接続点２
０に接続し、ベースを第２入力端子３６に接続する。ト
ランジスタＴ１８， Ｔ１７， Ｔ１４ 及びＴ１５
のコレクタをＰＮＰトランジスタＴ１９，Ｔ２０， Ｔ
２１及びＴ２２ のコレクタにそれぞれ接続し、これら
４個のＰＮＰトランジスタのエミッタを第１給電端子１
に接続すると共にそれらのトランジスタのベースをトラ
ンジスタＴ１９ のコレクタに接続する。トランジスタ
Ｔ１９ 及びＴ２１ はトランジスタＴ１８ 及びＴ１
４ からの差電流を片側（ｓｉｇｌｅ−ｓｉｄｅｄ）
電流に変換する。トランジスタＴ１７ 及びＴ２０ は
対称性を改善するために設ける。差動増幅段３２はＰＮ
ＰトランジスタＴ２３， Ｔ２４及びＴ２５ も具えて
おり、これらのトランジスタのエミッタは第１給電端子
１に接続し、ベースはトランジスタＴ２０ のコレクタ
に接続し、コレクタはトランジスタＴ２０， Ｔ２１及
びＴ２２ のコレクタにそれぞれ接続する。この場合、
トランジスタＴ１９ 〜Ｔ２２ のベース電流もトラン
ジスタＴ２３ から取出され、これらのベース電流はト
ランジスタＴ２４ 及びＴ２５ によってミラー処理さ
れて、トランジスタＴ２１ 及びＴ２２ のコレクタ電
流に加えられる。
【００３６】図５は図４に示した回路と同様に図３の回
路を拡張させた本発明による電子回路の他の例を示す。 この場合にはトランジスタＴ１６ を共通エミッタ回路
として配置し、このトランジスタのエミッタを第２給電
端子に接続し、ベースを出力端子２３に接続する。トラ
ンジスタＴ１６ を共通エミッタ回路として配置するた
めに、電流ミラー回路１１の電流端子１４も第２給電端
子２に接続する。電流ミラー回路２４では、トランジス
タＴ３のコレクタ−ベース接合を短絡せずに、ＮＰＮト
ランジスタＴ１３ のエミッタ−コレクタ接合によって
橋絡させる。トランジスタＴ１３ のコレクタはトラン
ジスタＴ３のベースに接続し、ベースはバイアス電圧源
３０を経て電流端子１４に接続する。トランジスタＴ１
３ はほぼ等しいベース−コレクタ電圧をトランジスタ
Ｔ３〜Ｔ５及びＴ１， Ｔ２に供給し、且つこれらのト
ランジスタにおけるアーリー効果によって生ずる誤差を
低減させる。
路を拡張させた本発明による電子回路の他の例を示す。 この場合にはトランジスタＴ１６ を共通エミッタ回路
として配置し、このトランジスタのエミッタを第２給電
端子に接続し、ベースを出力端子２３に接続する。トラ
ンジスタＴ１６ を共通エミッタ回路として配置するた
めに、電流ミラー回路１１の電流端子１４も第２給電端
子２に接続する。電流ミラー回路２４では、トランジス
タＴ３のコレクタ−ベース接合を短絡せずに、ＮＰＮト
ランジスタＴ１３ のエミッタ−コレクタ接合によって
橋絡させる。トランジスタＴ１３ のコレクタはトラン
ジスタＴ３のベースに接続し、ベースはバイアス電圧源
３０を経て電流端子１４に接続する。トランジスタＴ１
３ はほぼ等しいベース−コレクタ電圧をトランジスタ
Ｔ３〜Ｔ５及びＴ１， Ｔ２に供給し、且つこれらのト
ランジスタにおけるアーリー効果によって生ずる誤差を
低減させる。
【００３７】図４に示した場合と同様に、入力段３２は
電流源３４と、ＮＰＮトランジスタＴ１８ 及びＰＮＰ
トランジスタＴ１９ 〜Ｔ２２ とを具えている差動回
路を有しているが、トランジスタＴ１９ 〜Ｔ２２ の
ベースはトランジスタＴ１９ のコレクタでなく、ダイ
オード接続したＰＮＰトランジスタＴ２６ のベースに
接続し、トランジスタＴ２６ のエミッタを第１給電端
子１に、コレクタをバイアス電流源３８を経て第２給電
端子２に接続する。入力段３２はＮＰＮトランジスタＴ
２７〜Ｔ３０ も具えており、これらのトランジスタの
エミッタは第２給電端子２に、ベースはトランジスタＴ
１９ のコレクタに、コレクタはトランジスタＴ１８，
Ｔ１９， Ｔ１４ 及びＴ１５ の各コレクタにそれ
ぞれ接続する。トランジスタＴ１８ 及びＴ１９ のコ
レクタは相互接続する。トランジスタＴ２７ 〜Ｔ３０
によって形成される電流ミラー回路はトランジスタＴ
１４， Ｔ１５， Ｔ１８ 及びＴ１９ のコレクタ電
圧を固定させ、且つアーリー効果によって生ずる誤差を
低減させる。図５に示した回路は約１ボルトの供給電圧
で作動し得る。
電流源３４と、ＮＰＮトランジスタＴ１８ 及びＰＮＰ
トランジスタＴ１９ 〜Ｔ２２ とを具えている差動回
路を有しているが、トランジスタＴ１９ 〜Ｔ２２ の
ベースはトランジスタＴ１９ のコレクタでなく、ダイ
オード接続したＰＮＰトランジスタＴ２６ のベースに
接続し、トランジスタＴ２６ のエミッタを第１給電端
子１に、コレクタをバイアス電流源３８を経て第２給電
端子２に接続する。入力段３２はＮＰＮトランジスタＴ
２７〜Ｔ３０ も具えており、これらのトランジスタの
エミッタは第２給電端子２に、ベースはトランジスタＴ
１９ のコレクタに、コレクタはトランジスタＴ１８，
Ｔ１９， Ｔ１４ 及びＴ１５ の各コレクタにそれ
ぞれ接続する。トランジスタＴ１８ 及びＴ１９ のコ
レクタは相互接続する。トランジスタＴ２７ 〜Ｔ３０
によって形成される電流ミラー回路はトランジスタＴ
１４， Ｔ１５， Ｔ１８ 及びＴ１９ のコレクタ電
圧を固定させ、且つアーリー効果によって生ずる誤差を
低減させる。図５に示した回路は約１ボルトの供給電圧
で作動し得る。
【００３８】差動入力段３２を有している実施例では、
第１及び第２電流ミラー回路１１及び２４を差動増幅段
における電流ミラー回路に有利に結合させることができ
る。図６は図２に示した回路から由来する上記有利な結
合に対する第１例を示している。図２の回路と比較する
に、図６ではつぎのような変更が成されている。第２電
流ミラー回路２４はＰＮＰトランジスタを具えており、
このミラー回路を共通電流端子１８を介して第１給電端
子１に接続する。ＮＰＮトランジスタＴ１４， Ｔ１５
をＮＰＮトランジスタＴ１０６及びＴ１０７と置き換え
、接続点２０をバイアス電流源３４を介して第２給電端
子２に接続する。さらに、ＮＰＮトランジスタＴ１０８
及びＴ１０９を追加し、これらのトランジスタのベース
を第２入力端子に、エミッタを接続点２０に、コレクタ
を電流入力端１５及びＰＮＰトランジスタＴ１１０のコ
レクタにそれぞれ接続し、トランジスタＴ１１０のベー
ス−エミッタ接合を第２電流ミラー回路２４のトランジ
スタＴ３〜Ｔ５のベース−エミッタ接合に並列に接続す
る。 さらに、ＰＮＰランジスタＴ１１１， Ｔ１１２及びＴ
１１３も追加し、これらのトランジスタのエミッタを第
１給電端子１に、ベースをトランジスタＴ１０９のコレ
クタに、コレクタをトランジスタＴ１０９， Ｔ１０６
及びＴ１０７の各コレクタにそれぞれ接続する。トラン
ジスタＴ１０９〜Ｔ１１３は回路の対称性を強めるため
に設けるが、これは所要に応じ省くこともできる。ＰＮ
ＰトランジスタＴ１１４は図２の対応するトランジスタ
Ｔ１６ に代わるものである。トランジスタＴ１１１〜
Ｔ１１３によって形成される電流ミラー回路はトランジ
スタＴ１０８のコレクタに流れるトランジスタＴ３，
Ｔ４， Ｔ５及びＴ１１０のベース電流を補償する。図
７は図６と同様に第２電流ミラー回路２４を差動増幅段
３２の電流ミラー回路に結合させる実施例を示す。この
図７の回路は図３に示した回路から派生し、図３の回路
を変更したものである。ＮＰＮトランジスタＴ１４ 及
びＴ１５ をＮＰＮトランジスタＴ１０６及びＴ１０７
と置換え、接続点２０をバイアス電流源３４を経て第２
給電端子２に接続する。ＮＰＮトランジスタＴ１６をＮ
ＰＮトランジスタＴ１１４とする。ＮＰＮトランジスタ
Ｔ１０８を追加し、このトランジスタのエミッタを接続
点２０に、ベースを第２入力端子３６に、コレクタを第
２電流ミラー回路２４の電流入力端１５にそれぞれ接続
する。この場合には第１電流ミラー回路１１の共通電流
端子１４を接続点２０に接続する。図７に破線で示すよ
うに、出力端子２３を第２入力端子３６に接続すること
により、入力端子１９から出力端子２３への電圧ホロワ
として作用する回路が得られる。
第１及び第２電流ミラー回路１１及び２４を差動増幅段
における電流ミラー回路に有利に結合させることができ
る。図６は図２に示した回路から由来する上記有利な結
合に対する第１例を示している。図２の回路と比較する
に、図６ではつぎのような変更が成されている。第２電
流ミラー回路２４はＰＮＰトランジスタを具えており、
このミラー回路を共通電流端子１８を介して第１給電端
子１に接続する。ＮＰＮトランジスタＴ１４， Ｔ１５
をＮＰＮトランジスタＴ１０６及びＴ１０７と置き換え
、接続点２０をバイアス電流源３４を介して第２給電端
子２に接続する。さらに、ＮＰＮトランジスタＴ１０８
及びＴ１０９を追加し、これらのトランジスタのベース
を第２入力端子に、エミッタを接続点２０に、コレクタ
を電流入力端１５及びＰＮＰトランジスタＴ１１０のコ
レクタにそれぞれ接続し、トランジスタＴ１１０のベー
ス−エミッタ接合を第２電流ミラー回路２４のトランジ
スタＴ３〜Ｔ５のベース−エミッタ接合に並列に接続す
る。 さらに、ＰＮＰランジスタＴ１１１， Ｔ１１２及びＴ
１１３も追加し、これらのトランジスタのエミッタを第
１給電端子１に、ベースをトランジスタＴ１０９のコレ
クタに、コレクタをトランジスタＴ１０９， Ｔ１０６
及びＴ１０７の各コレクタにそれぞれ接続する。トラン
ジスタＴ１０９〜Ｔ１１３は回路の対称性を強めるため
に設けるが、これは所要に応じ省くこともできる。ＰＮ
ＰトランジスタＴ１１４は図２の対応するトランジスタ
Ｔ１６ に代わるものである。トランジスタＴ１１１〜
Ｔ１１３によって形成される電流ミラー回路はトランジ
スタＴ１０８のコレクタに流れるトランジスタＴ３，
Ｔ４， Ｔ５及びＴ１１０のベース電流を補償する。図
７は図６と同様に第２電流ミラー回路２４を差動増幅段
３２の電流ミラー回路に結合させる実施例を示す。この
図７の回路は図３に示した回路から派生し、図３の回路
を変更したものである。ＮＰＮトランジスタＴ１４ 及
びＴ１５ をＮＰＮトランジスタＴ１０６及びＴ１０７
と置換え、接続点２０をバイアス電流源３４を経て第２
給電端子２に接続する。ＮＰＮトランジスタＴ１６をＮ
ＰＮトランジスタＴ１１４とする。ＮＰＮトランジスタ
Ｔ１０８を追加し、このトランジスタのエミッタを接続
点２０に、ベースを第２入力端子３６に、コレクタを第
２電流ミラー回路２４の電流入力端１５にそれぞれ接続
する。この場合には第１電流ミラー回路１１の共通電流
端子１４を接続点２０に接続する。図７に破線で示すよ
うに、出力端子２３を第２入力端子３６に接続すること
により、入力端子１９から出力端子２３への電圧ホロワ
として作用する回路が得られる。
【００３９】図８は図３の回路を拡張させた本発明によ
る電子回路を示し、この例ではトランジスタＴ１６Ａを
追加し、このトランジスタのエミッタを出力端子２３に
接続し、コレクタを第２給電端子に接続し、ベースをト
ランジスタＴ１４ のコレクタに接続する。トランジス
タＴ１６ＡとトランジスタＴ１６ は互いに相補的なも
のとする。図７の例では電流ミラー回路１１Ａ 及び２
４Ａ も追加し、これら両電流ミラー回路のＡを付けた
対応する電流入力端及び電流出力端を互いに結合させ、
共通電流端子１４Ａ 及び１８Ａ をそれぞれ出力端子
２３及び給電端子２に接続する。これら追加の電流ミラ
ー回路１１Ａ 及び２４Ａ は第１及び第２電流ミラー
回路１１及び２４に対して相補的なものとする。トラン
ジスタＴ１４のコレクタを、２個直列に接続したダイオ
ードＤ１及びＤ３を介してバイアス電流源２１に接続し
、ダイオードＤ１とＤ３との接続点を電流出力端１７及
び１７Ａ に接続する。トランジスタＴ１６ のベース
は電流源２１とダイオードＤ１との接続点に接続し、ト
ランジスタＴ１６ＡのベースはダイオードＤ３とトラン
ジスタＴ１４のコレクタとの接続点に接続する。トラン
ジスタＴ１５ のコレクタを２個直列に接続したダイオ
ードＤ２及びＤ４を介してバイアス電流源２２に接続す
る。ダイオードＤ２とＤ４との接続点を電流出力端１６
及び１６Ａ に接続する。電流入力端１２及び１２Ａ
はダイオードＤ２及びＤ４の他方の各電極、つまりダイ
オードＤ２と電流源２２との接続点及びダイオードＤ４
とトランジスタＴ１５ のコレクタとの接続点にそれぞ
れ接続する。ダイオードＤ１〜Ｄ４は電流ミラー回路１
１及び１１Ａ におけるトランジスタＴ１及びＴ１Ａ
と、トランジスタＴ１６ 及びＴ１６Ａの直列接続され
るベース−エミッタ接合に対するバイアス電圧を発生す
る。
る電子回路を示し、この例ではトランジスタＴ１６Ａを
追加し、このトランジスタのエミッタを出力端子２３に
接続し、コレクタを第２給電端子に接続し、ベースをト
ランジスタＴ１４ のコレクタに接続する。トランジス
タＴ１６ＡとトランジスタＴ１６ は互いに相補的なも
のとする。図７の例では電流ミラー回路１１Ａ 及び２
４Ａ も追加し、これら両電流ミラー回路のＡを付けた
対応する電流入力端及び電流出力端を互いに結合させ、
共通電流端子１４Ａ 及び１８Ａ をそれぞれ出力端子
２３及び給電端子２に接続する。これら追加の電流ミラ
ー回路１１Ａ 及び２４Ａ は第１及び第２電流ミラー
回路１１及び２４に対して相補的なものとする。トラン
ジスタＴ１４のコレクタを、２個直列に接続したダイオ
ードＤ１及びＤ３を介してバイアス電流源２１に接続し
、ダイオードＤ１とＤ３との接続点を電流出力端１７及
び１７Ａ に接続する。トランジスタＴ１６ のベース
は電流源２１とダイオードＤ１との接続点に接続し、ト
ランジスタＴ１６ＡのベースはダイオードＤ３とトラン
ジスタＴ１４のコレクタとの接続点に接続する。トラン
ジスタＴ１５ のコレクタを２個直列に接続したダイオ
ードＤ２及びＤ４を介してバイアス電流源２２に接続す
る。ダイオードＤ２とＤ４との接続点を電流出力端１６
及び１６Ａ に接続する。電流入力端１２及び１２Ａ
はダイオードＤ２及びＤ４の他方の各電極、つまりダイ
オードＤ２と電流源２２との接続点及びダイオードＤ４
とトランジスタＴ１５ のコレクタとの接続点にそれぞ
れ接続する。ダイオードＤ１〜Ｄ４は電流ミラー回路１
１及び１１Ａ におけるトランジスタＴ１及びＴ１Ａ
と、トランジスタＴ１６ 及びＴ１６Ａの直列接続され
るベース−エミッタ接合に対するバイアス電圧を発生す
る。
【００４０】図９は本発明による電子回路のさらに他の
実施例を示し、この回路はＮＰＮトランジスタＴ１４
及びＴ１５ と、ＮＰＮトランジスタＴ１４Ａ及びＴ１
５Ａのベースにそれぞれ接続した入力端子１９及び１９
Ａ を有している差動入力段３２を具えており、これら
４個のトランジスタのエミッタは接続点２０に互いに結
合させ、接続点２０はバイアス電流源３４を経て第２給
電端子２に接続する。トランジスタＴ１４，Ｔ１５，
Ｔ１５Ａ及びＴ１４Ａの各コレクタはＰＮＰトランジス
タＴ２１０， Ｔ２１１， Ｔ２１２及びＴ２１３の各
コレクタにそれぞれ接続し、後者の各ＰＮＰトランジス
タのベースは基本電圧端子２２０ に、エミッタは給電
端子１に、コレクタはＰＮＰトランジスタＴ２１４，
Ｔ２１５， Ｔ２１６及びＴ２１７の各エミッタにそれ
ぞれ接続し、ＰＮＰトランジスタＴ２１４〜Ｔ２１７の
ベースは基準電圧端子２２２ に接続する。トランジス
タＴ１４， Ｔ１５， Ｔ１５Ａ及びＴ１４Ａはトラン
ジスタＴ２１４， Ｔ２１５， Ｔ２１６及びＴ２１７
と相俟って電流源として配置したトランジスタＴ２１０
， Ｔ２１１， Ｔ２１２及びＴ２１３から給電される
４重の縦続回路を形成する。電子回路は他にトランジス
タＴ２１０〜Ｔ２１７と同様に結合させた８個のＰＮＰ
トランジスタＴ２１８〜Ｔ２２５も具えている。トラン
ジスタＴ２１８〜Ｔ２２１のエミッタは給電端子２に、
ベースは基準電圧端子２２６ に接続する。トランジス
タＴ２２２， Ｔ２２３， Ｔ２２４及びＴ２２５のベ
ースは基準電圧端子２２４ に接続するが、これらのト
ランジスタのコレクタは制御端子５，４，４Ａ及び５Ａ
にて各トランジスタＴ２１４， Ｔ２１５， Ｔ２１６
及びＴ２１７のコレクタにそれぞれ接続する。
実施例を示し、この回路はＮＰＮトランジスタＴ１４
及びＴ１５ と、ＮＰＮトランジスタＴ１４Ａ及びＴ１
５Ａのベースにそれぞれ接続した入力端子１９及び１９
Ａ を有している差動入力段３２を具えており、これら
４個のトランジスタのエミッタは接続点２０に互いに結
合させ、接続点２０はバイアス電流源３４を経て第２給
電端子２に接続する。トランジスタＴ１４，Ｔ１５，
Ｔ１５Ａ及びＴ１４Ａの各コレクタはＰＮＰトランジス
タＴ２１０， Ｔ２１１， Ｔ２１２及びＴ２１３の各
コレクタにそれぞれ接続し、後者の各ＰＮＰトランジス
タのベースは基本電圧端子２２０ に、エミッタは給電
端子１に、コレクタはＰＮＰトランジスタＴ２１４，
Ｔ２１５， Ｔ２１６及びＴ２１７の各エミッタにそれ
ぞれ接続し、ＰＮＰトランジスタＴ２１４〜Ｔ２１７の
ベースは基準電圧端子２２２ に接続する。トランジス
タＴ１４， Ｔ１５， Ｔ１５Ａ及びＴ１４Ａはトラン
ジスタＴ２１４， Ｔ２１５， Ｔ２１６及びＴ２１７
と相俟って電流源として配置したトランジスタＴ２１０
， Ｔ２１１， Ｔ２１２及びＴ２１３から給電される
４重の縦続回路を形成する。電子回路は他にトランジス
タＴ２１０〜Ｔ２１７と同様に結合させた８個のＰＮＰ
トランジスタＴ２１８〜Ｔ２２５も具えている。トラン
ジスタＴ２１８〜Ｔ２２１のエミッタは給電端子２に、
ベースは基準電圧端子２２６ に接続する。トランジス
タＴ２２２， Ｔ２２３， Ｔ２２４及びＴ２２５のベ
ースは基準電圧端子２２４ に接続するが、これらのト
ランジスタのコレクタは制御端子５，４，４Ａ及び５Ａ
にて各トランジスタＴ２１４， Ｔ２１５， Ｔ２１６
及びＴ２１７のコレクタにそれぞれ接続する。
【００４１】トランジスタＴ２１０〜Ｔ２１３は図８に
示したタイプの２つのオーバラップする第２電流ミラー
回路２４及び２４Ａ と見なすことができる。これらの
トランジスタのコレクタ結線部は電流ミラー回路２４及
び２４Ａ の各電流出力端１６， １７， １７Ａ 及
び１６Ａと見なすことができるが、トランジスタＴ２１
１及びＴ２１２のコレクタはオーバラップするために電
流ミラー回路２４Ａ 及び２４の電流入力端１５Ａ 及
び１５にも対応する。
示したタイプの２つのオーバラップする第２電流ミラー
回路２４及び２４Ａ と見なすことができる。これらの
トランジスタのコレクタ結線部は電流ミラー回路２４及
び２４Ａ の各電流出力端１６， １７， １７Ａ 及
び１６Ａと見なすことができるが、トランジスタＴ２１
１及びＴ２１２のコレクタはオーバラップするために電
流ミラー回路２４Ａ 及び２４の電流入力端１５Ａ 及
び１５にも対応する。
【００４２】図９の回路は第１電流ミラー回路１１及び
１１Ａ も具えており、これらの電流ミラー回路は双方
共にＮＰＮトランジスタを具えており、これらのＮＰＮ
トランジスタのコレクタ−エミッタ接合は対を成して直
列に接続する。電流ミラー回路１１及び１１Ａ の電流
入力端１２， １２Ａは制御端子５及び５Ａにそれぞれ
接続し、電流出力端１３， １３Ａ を電流入力端１５
及び制御端子４にそれぞれ接続し、共通電流端子１４，
１４Ａ を出力端子２３及び給電端子２にそれぞれ接
続する。制御端子４及び４ＡはＮＰＮトランジスタＴ２
３０のベース及びＮＰＮトランジスタＴ２３１のベース
に接続し、トランジスタＴ２３０及びＴ２３１のコレク
タ−エミッタ接合は出力端子２３に接続すると共に給電
端子１と２との間に直列に接続する。
１１Ａ も具えており、これらの電流ミラー回路は双方
共にＮＰＮトランジスタを具えており、これらのＮＰＮ
トランジスタのコレクタ−エミッタ接合は対を成して直
列に接続する。電流ミラー回路１１及び１１Ａ の電流
入力端１２， １２Ａは制御端子５及び５Ａにそれぞれ
接続し、電流出力端１３， １３Ａ を電流入力端１５
及び制御端子４にそれぞれ接続し、共通電流端子１４，
１４Ａ を出力端子２３及び給電端子２にそれぞれ接
続する。制御端子４及び４ＡはＮＰＮトランジスタＴ２
３０のベース及びＮＰＮトランジスタＴ２３１のベース
に接続し、トランジスタＴ２３０及びＴ２３１のコレク
タ−エミッタ接合は出力端子２３に接続すると共に給電
端子１と２との間に直列に接続する。
【００４３】必要に応じてトランジスタＴ２３１のコレ
クタと制御端子４Ａとの間及びトランジスタＴ２３１の
コレクタと制御端子５Ａとの間にはミラーキャパシタＣ
ｍ１及びＣｍ２をそれぞれ挿入することができ、場合に
よっては前記キャパシタと一緒に制御端子４と給電端子
２との間及び制御端子５と給電端子２との間に回路安定
化キャパシタＣｐ１及びＣｐ２を挿入することもできる
。
クタと制御端子４Ａとの間及びトランジスタＴ２３１の
コレクタと制御端子５Ａとの間にはミラーキャパシタＣ
ｍ１及びＣｍ２をそれぞれ挿入することができ、場合に
よっては前記キャパシタと一緒に制御端子４と給電端子
２との間及び制御端子５と給電端子２との間に回路安定
化キャパシタＣｐ１及びＣｐ２を挿入することもできる
。
【００４４】本発明は上述した例のみに限定されるもの
でなく、図示の回路を組合わせたり、変形したりして幾
多の変更を加え得ること勿論である。さらに、ＮＰＮト
ランジスタをＰＮＰトランジスタと、又その逆に置換す
ることもできる。さらに本発明はバイポーラトランジス
タを具えている実施例にも限定されるものではなく、図
示の全ての回路は例えばＣＭＯＳ技法でユニポーラトラ
ンジスタで構成することもでき、この場合にはバイポー
ラトランジスタのベース、エミッタ及びコレクタをユニ
ポーラトランジスタのゲート、ソース及びドレインとす
る。
でなく、図示の回路を組合わせたり、変形したりして幾
多の変更を加え得ること勿論である。さらに、ＮＰＮト
ランジスタをＰＮＰトランジスタと、又その逆に置換す
ることもできる。さらに本発明はバイポーラトランジス
タを具えている実施例にも限定されるものではなく、図
示の全ての回路は例えばＣＭＯＳ技法でユニポーラトラ
ンジスタで構成することもでき、この場合にはバイポー
ラトランジスタのベース、エミッタ及びコレクタをユニ
ポーラトランジスタのゲート、ソース及びドレインとす
る。
【図１】本発明による電子回路の原理を示す図である。
【図２】本発明による第１実施例を示す回路図である。
【図３】本発明による第２実施例を示す回路図である。
【図４】本発明による第３実施例を示す回路図である。
【図５】本発明による第４実施例を示す回路図である。
【図６】本発明による第５実施例を示す回路図である。
【図７】本発明による第６実施例を示す回路図である。
【図８】本発明による第７実施例を示す回路図である。
【図９】本発明による第８実施例を示す回路図である。
Ｌ 負荷
１ 第１給電端子
２ 第２給電端子
３ 第１制御電流源
４ 第１制御端子
５ 第２制御端子
６ 第２制御電流源
７ 電流ホロワ
８ 電流ホロワ入力端
９ 第１電流ホロワ出力端
１０ 第２電流ホロワ出力端
１１ 第１電流ミラー回路
１２ 電流入力端
１３ 電流出力端
１４ 共通電流出力端子
１５ 電流入力端
１６ 第１電流出力端
１７ 第２電流出力端
１８ 共通電流出力端子
１９ 第１入力端子
２０ 共通接続点
２１， ２２ バイアス電流源
２３ 出力端子
２４ 第２電流ミラー回路
３２ 差動増幅段
３４ バイアス電流源
３６ 第２入力端子
３８ バイアス電流源
Claims (23)
- 【請求項１】 第１給電端子と第２給電端子との間に
直列に挿入した負荷及び第１電流発生用の第１制御電流
源を具え、これらの負荷及び制御電流源を第１制御端子
に接続した電子回路において、当該電子回路が前記第１
電流にほぼ等しい第２電流を発生する第２制御電流源も
具え、この第２制御電流源を第２制御端子に接続すると
共に電流ホロワにも接続し、この電流ホロワが、追従さ
すべき電流を受電するための電流ホロワ入力端と、前記
追従さすべき電流に比例する電流を出力させるための第
１及び第２電流ホロワ出力端とを有しており、前記電流
ホロワ入力端及び第１電流ホロワ出力端を前記第２制御
端子に接続し、且つ前記第２電流ホロワ出力端を前記第
１制御端子に接続したことを特徴とする電子回路。 - 【請求項２】 前記電流ホロワが第１及び第２電流ミ
ラー回路を具え、これらの各電流ミラー回路が、ミラー
処理すべき電流を通じる電流入力端及び供給電流を通じ
る共通電流端子を有し、第１電流ミラー回路が１つの電
流出力端を有し、第２電流ミラー回路が、ミラー処理す
べき電流に比例する電流を出力すると共に同一方向に流
す第１及び第２電流出力端を有し、第１電流ミラー回路
の電流入力端を電流ホロワ入力端に結合させ、第１電流
ミラー回路の電流出力端を第２電流ミラー回路の電流入
力端に結合させ、且つ第２電流ミラー回路の第１及び第
２電流出力端を第１及び第２電流ホロワ出力端にそれぞ
れ結合させたことを特徴とする請求項１の電子回路。 - 【請求項３】 前記第１電流ミラー回路が、各々ベー
ス、エミッタ及びコレクタを有している同一導電形の第
１及び第２トランジスタを具え、これらのトランジスタ
のベース−エミッタを並列に接続し、前記各トランジス
タのエミッタを第１電流ミラー回路の共通電流端子に接
続し、各コレクタを第１電流ミラー回路の各電流入力端
及び電流出力端に結合させ、且つ前記第２電流ミラー回
路が、各々ベース、エミッタ及びコレクタを有している
同一導電形の第３，第４及び第５トランジスタを具え、
これらの第３，第４及び第５トランジスタのベース−エ
ミッタ接合を並列に接続し、第３，第４及び第５トラン
ジスタの各エミッタを第２電流ミラー回路の共通電流端
子に接続すると共に各コレクタを第２電流ミラー回路の
電流入力端子、第１電流出力端子及び第２電流出力端子
にそれぞれ結合させたことを特徴とする請求項２の電子
回路。 - 【請求項４】 前記第１及び第３トランジスタのベー
スをこれらの各トランジスタのコレクタにそれぞれ接続
し、且つ第３，第４及び第５トランジスタの導電形を第
１及び第２トランジスタの導電形とは反対としたことを
特徴とする請求項３の電子回路。 - 【請求項５】前記第３，第４及び第５トランジスタの導
電形を第１及び第２トランジスタの導電形とは反対とし
、且つ前記電子回路に各々がベース、エミッタ及びコレ
クタを有し、第１及び第２トランジスタの導電形と同じ
導電形の第６，第７，第８及び第９トランジスタと、第
３，第４及び第５トランジスタの導電形と同じ導電形の
第１０， 第１１及び第１２トランジスタも設け、第１
及び第２トランジスタのコレクタを第６及び第７トラン
ジスタのエミッタにそれぞれ接続し、第６及び第７トラ
ンジスタのベースを相互接続し、第６トランジスタのコ
レクタを第１トランジスタのベースと、第１電流ミラー
回路の電流入力端に接続し、第７トランジスタのコレク
タを、この第７トランジスタのベースと、第１電流ミラ
ー回路の電流出力端とに接続し、第８及び第９トランジ
スタのエミッタを第７トランジスタのエミッタに接続し
、これらの第８及び第９トランジスタのベースを基準電
圧源に接続し、第８トランジスタのコレクタを第３トラ
ンジスタのベースに結合させ、第９トランジスタのコレ
クタを第１０トランジスタのコレクタとベースとに結合
させ、第１０トランジスタのベース−エミッタ接合を第
１１及び第１２トランジスタのベース−エミッタ接合に
並列に接続し、第１０， 第１１及び第１２トランジス
タのエミッタを第２電流ミラー回路の共通電流端子に接
続し、第１１及び第１２トランジスタの各コレクタを第
２電流ミラー回路の第１及び第２電流出力端にそれぞれ
結合させたことを特徴とする請求項３の電子回路。 - 【請求項６】 前記電子回路に第３トランジスタの導
電形とは反対の導電形の第１３トランジスタも設け、こ
の第１３トランジスタのベース、エミッタ及びコレクタ
をそれぞれ基準電圧源、第３トランジスタのコレクタ及
び第３トランジスタのベースに接続したことを特徴とす
る請求項３の電子回路。 - 【請求項７】 前記第１及び第２制御電流源を各々ベ
ース、エミッタ及びコレクタを有している第１導電形の
第１４及び第１５トランジスタとしてそれぞれ配置し、
これらのトランジスタのベースを第１入力端子に接続す
ると共にエミッタを共通接続点に接続し、且つ第１４及
び第１５トランジスタのコレクタを第１及び第２制御端
子にそれぞれ結合させたことを特徴とする請求項１〜６
のいずれかの電子回路。 - 【請求項８】 前記電子回路にベース、エミッタ及び
コレクタを有している第１６トランジスタも設け、この
トランジスタのベースを第１制御端子に接続し、且つこ
のトランジスタのエミッタとコレクタとによって形成さ
れる主電流通路を出力端子に接続したことを特徴とする
請求項１〜７のいずれかの電子回路。 - 【請求項９】 前記第１６トランジスタを第１導電形
とは反対の第２導電形のトランジスタとし、この第１６
トランジスタのエミッタ及びコレクタを第１給電端子及
び出力端子にそれぞれ結合させ、第１及び第２トランジ
スタを第２導電形のトランジスタとし、第３，第４及び
第５トランジスタを第１導電形のトランジスタとし、第
１及び第２電流ミラー回路の共通電流端子を第１給電端
子及び第２給電端子にそれぞれ接続したことを特徴とす
る請求項８の電子回路。 - 【請求項１０】 前記第１６トランジスタを第１導電
形のトランジスタとし、この第１６トランジスタのエミ
ッタ及びコレクタを出力端子及び第１給電端子にそれぞ
れ結合させ、第１及び第２トランジスタを第１導電形の
トランジスタとし、第３，第４及び第５トランジスタを
第１導電形とは反対の第２導電形のトランジスタとし、
且つ第１及び第２電流ミラー回路の共通端子を出力端子
及び第１給電端子にそれぞれ接続したことを特徴とする
請求項８の電子回路。 - 【請求項１１】 前記第１６トランジスタを第１導電
形のトランジスタとし、このトランジスタのエミッタ及
びコレクタを第２給電端子及び出力端子にそれぞれ結合
させ、第１及び第２トランジスタを第１導電形のトラン
ジスタとし、第３，第４及び第５トランジスタを第１導
電形とは反対の第２導電形のトランジスタとし、且つ第
１及び第２電流ミラー回路の共通端子を第２及び第１給
電端子にそれぞれ接続したことを特徴とする請求項８の
電子回路。 - 【請求項１２】 前記共通接続点を第２給電端子に接
続したことを特徴とする請求項９，１０又は１１のいず
れかの電子回路。 - 【請求項１３】 前記電子回路に、共通接続点と第２
給電端子との間に挿入した第１バイアス電流源と、各々
ベース、エミッタ及びコレクタを有している第１導電形
の第１７及び第１８トランジスタも設け、これらのトラ
ンジスタのベースを第２入力端子に接続すると共にエミ
ッタを共通接続点に接続し、前記電子回路がさらに各々
ベース、エミッタ及びコレクタを有している第２導電形
の第１９， 第２０， 第２１及び第２２トランジスタ
も具え、これら第１９〜第２２トランジスタのベース−
エミッタ接合を並列に接続し、且つ各エミッタを第１給
電端子に接続すると共に各コレクタを第１８， 第１７
， 第１４及び第１５トランジスタの各コレクタにそれ
ぞれ結合させたことを特徴とする請求項９〜１１のいず
れかの電子回路。 - 【請求項１４】 前記第１９トランジスタのベースを
このトランジスタのコレクタに接続し、前記電子回路に
各々ベース、エミッタ及びコレクタを有している第２導
電形の第２３， 第２４及び第２５トランジスタも設け
、これら第２３〜第２５トランジスタのベース−エミッ
タ接合を並列に接続し、各エミッタを第１給電端子に接
続し、各ベースを第１７トランジスタのコレクタに接続
し、各コレクタを第１７， 第１４及び第１５トランジ
スタのコレクタにそれぞれ結合させたことを特徴とする
請求項１３の電子回路。 - 【請求項１５】 前記電子回路がベース、エミッタ及
びコレクタを有している第２６トランジスタも具え、こ
のトランジスタのベース−エミッタ接続を第１９〜第２
２トランジスタのベース−エミッタ接合に並列に接続し
、第２６トランジスタのベース及びコレクタを相互接続
すると共に、第２バイアス電流源を介して第１給電端子
に結合させ、前記電子回路がさらに各々ベース、エミッ
タ及びコレクタを有している第１導電形の第２７， 第
２８， 第２９及び第３０トランジスタも具え、これら
第２７〜第３０トランジスタの各ベースを第１７トラン
ジスタのコレクタに接続し、各エミッタを第２給電端子
に接続し、各コレクタを第１８， 第１７， 第１４及
び第１５トランジスタのコレクタにそれぞれ接続し、第
１８トランジスタのコレクタを第１７トランジスタのコ
レクタに相互接続したことを特徴とする請求項１３の電
子回路。 - 【請求項１６】 前記第１及び第２制御電流源を各々
ベース、エミッタ及びコレクタを有している第１導電形
の第６及び第７トランジスタでそれぞれ構成し、これら
のトランジスタの各ベースを第１入力端子に接続すると
共に各エミッタを共通接続点に接続し、この接続点をバ
イアス電流源を介して第２給電端子に結合させ、第６及
び第７トランジスタのコレクタを第１及び第２制御端子
にそれぞれ結合させ、第１及び第２電流ミラー回路の共
通端子を第１給電端子に接続し、第１〜第５トランジス
タを第１導電形とは反対の第２導電形のトランジスタと
し、第１及び第３トランジスタのベース−コレクタ接合
を短絡させ、且つ電子回路にベース、エミッタ及びコレ
クタを有している第１導電形の第８トランジスタも設け
、このトランジスタのベース、エミッタ及びコレクタを
第２入力端子、共通接続点及び第２電流ミラー回路の電
流入力端に接続したことを特徴とする請求項３の電子回
路。 - 【請求項１７】 前記電子回路が、各々ベース、エミ
ッタ及びコレクタを有している第１導電形の第９トラン
ジスタと、第２導電形の第１０〜第１２トランジスタも
具え、第９トランジスタのベース及びエミッタを第２入
力端子及び共通接続点にそれぞれ接続し、第９トランジ
スタのコレクタを第１０トランジスタのコレクタに接続
し、この第１０トランジスタのベース−エミッタ接合を
第３トランジスタのベース−エミッタ接合に並列に接続
すると共に第１１， 第１２及び第１３トランジスタの
ベースにも接続し、これらの第１１〜第１３トランジス
タの各エミッタを第１給電端子に接続すると共に各コレ
クタを第９トランジスタのコレクタ、第２制御端子及び
第１制御端子にそれぞれ接続したことを特徴とする請求
項１６の電子回路。 - 【請求項１８】 前記電子回路が、ベース、エミッタ
及びコレクタを有している第２導電形の第１４トランジ
スタも具え、このトランジスタのベースを第１制御端子
に接続し、エミッタとコレクタを第１給電端子及び出力
端子にそれぞれ結合させたことを特徴とする請求項１６
又は１７の電子回路。 - 【請求項１９】 前記第１及び第２制御電流源を各々
ベース、エミッタ及びコレクタを有している第１導電形
の第６及び第７トランジスタでそれぞれ構成し、これら
のトランジスタの各ベースを第１入力端子に接続すると
共に各エミッタを共通接続点に接続し、この接続点をバ
イアス電流源を介して第２給電端子に結合させ、第６及
び第７トランジスタのコレクタを第１及び第２制御端子
にそれぞれ結合させ、第１及び第２電流ミラー回路の各
共通端子を共通接続点及び第１給電端子にそれぞれ接続
し、第１及び第２トランジスタを第１導電形のトランジ
スタとし、第３，第４及び第５トランジスタを第１導電
形とは反対の第２導電形のトランジスタとし、第１及び
第３トランジスタのベース−コレクタ接合を短絡させ、
且つ電子回路に各々ベース、エミッタ及びコレクタを有
している第１導電形の第８及び第９トランジスタも設け
、第８トランジスタのベース、エミッタ及びコレクタを
それぞれ第２入力端子、共通接続点及び第２電流ミラー
回路の電流入力端に接続し、第９トランジスタのベース
を第１制御端子に接続し、この第９トランジスタのエミ
ッタ及びコレクタを出力端子及び第１給電端子にそれぞ
れ接続したことを特徴とする請求項３の電子回路。 - 【請求項２０】 前記電子回路が第１６トランジスタ
に対して相補的な他のトランジスタも具え、このトラン
ジスタのベース、エミッタ及びコレクタを第１制御端子
、出力端子及び第２給電端子にそれぞれ結合させ、前記
電子回路が前記第１電流ミラー回路に対し相補的な第１
電流ミラー回路及び前記第２電流ミラー回路に対し相補
的な第２電流ミラー回路も具え、これらの電流ミラー回
路の対応する電流入力端及び電流出力端を互いに結合さ
せ、相補第１電流ミラー回路の共通電流端子を出力端子
に接続し、相補第２電流ミラー回路の共通電流端子を第
２給電端子に接続し、共通接続点を第２給電端子に接続
したことを特徴とする請求項１０の電子回路。 - 【請求項２１】 前記第１６トランジスタのベースと
コレクタ間にミラーキャパシタを接続し、第１６トラン
ジスタのコレクタと第２制御端子との間に別のミラーキ
ャパシタを挿入したことを特徴とする請求項９〜１１の
いずれかの電子回路。 - 【請求項２２】 前記第１４トランジスタのベースと
コレクタ間にミラーキャパシタを接続し、第１４トラン
ジスタのコレクタと第２制御端子との間に別のミラーキ
ャパシタを挿入したことを特徴とする請求項１８の電子
回路。 - 【請求項２３】 ベース、エミッタ及びコレクタを有
しているバイポーラトランジスタを、ゲート、ソース及
びドレインを有しているユニポーラトランジスタによっ
て置き換えたことを特徴とする請求項１〜２２のいずれ
かの電子回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9000351 | 1990-02-14 | ||
| NL9000351 | 1990-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213908A true JPH04213908A (ja) | 1992-08-05 |
Family
ID=19856591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040531A Pending JPH04213908A (ja) | 1990-02-14 | 1991-02-13 | 電子回路 |
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| Country | Link |
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| EP (1) | EP0442573B1 (ja) |
| JP (1) | JPH04213908A (ja) |
| DE (1) | DE69110065T2 (ja) |
| HK (1) | HK61496A (ja) |
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| DE102005054216B4 (de) * | 2004-11-25 | 2017-10-12 | Infineon Technologies Ag | Ausgangsstufe, Verstärkerregelschleife und Verwendung der Ausgangsstufe |
| EP2911298A1 (en) * | 2014-02-25 | 2015-08-26 | ABB Oy | Gate drive circuit with a voltage stabilizer and a method |
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|---|---|---|---|---|
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| US4453092A (en) * | 1982-12-27 | 1984-06-05 | Motorola, Inc. | Comparator circuit having reduced input bias current |
| US4481481A (en) * | 1983-02-11 | 1984-11-06 | National Semiconductor Corporation | Buffer inverter circuit with adaptive bias |
| NL8600292A (nl) * | 1986-02-07 | 1987-09-01 | Philips Nv | Brugversterker. |
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- 1991-02-11 EP EP91200281A patent/EP0442573B1/en not_active Expired - Lifetime
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-
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- 1996-04-11 HK HK61496A patent/HK61496A/en not_active IP Right Cessation
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