JPH04215314A - パルス可変遅延回路 - Google Patents
パルス可変遅延回路Info
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- JPH04215314A JPH04215314A JP2402033A JP40203390A JPH04215314A JP H04215314 A JPH04215314 A JP H04215314A JP 2402033 A JP2402033 A JP 2402033A JP 40203390 A JP40203390 A JP 40203390A JP H04215314 A JPH04215314 A JP H04215314A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、遅延回路に関し、特に
、可変パルス遅延を目的として使用されるパルス可変遅
延回路に関する。
、可変パルス遅延を目的として使用されるパルス可変遅
延回路に関する。
【０００３】
【従来の技術】第３図は従来のパルス可変遅延回路であ
る。同図において、パルス可変遅延回路は、トランジス
タＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１及びＲ２
からなる差動増幅器と、トランジスタＱ３及び定電流源
Ｉ２からなるエミッタホロワと、負荷容量ＣＬと、作動
コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（電圧出力
）ＤＡＣ１とから構成されている。本回路は、Ｄ／Ａコ
ンバータＤＡＣ１に入力されるデータＤＡＴＡを制御す
ることにより、入力パルスＰＵＬＳＥの立ち上がりの遅
延量を可変させるものである。
る。同図において、パルス可変遅延回路は、トランジス
タＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１及びＲ２
からなる差動増幅器と、トランジスタＱ３及び定電流源
Ｉ２からなるエミッタホロワと、負荷容量ＣＬと、作動
コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（電圧出力
）ＤＡＣ１とから構成されている。本回路は、Ｄ／Ａコ
ンバータＤＡＣ１に入力されるデータＤＡＴＡを制御す
ることにより、入力パルスＰＵＬＳＥの立ち上がりの遅
延量を可変させるものである。
【０００４】次に、本回路の詳細動作原理を第４図に示
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち４がりエッジｔ＝ｔ０の時点
から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／
ＣＬの傾きで降下する。また、入力パルスＰＵＬＳＥが
ｔ＝ｔ２の時点で立ち下がると、Ａ点の電位は電位｛Ｖ
ＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−ＶＢＥ（Ｑ３）｝へ速やかに立ち上がる。またこの時
、Ｄ／ＡコンバータＤＡＣ１の出力電圧Ｖ０をスレッシ
ョルド電圧とするコンパレータＣＭＰ１の出力（Ｑ−Ｑ
▲バー▼）電圧は、同図（３）に示す様に、ｔ＝ｔ１（
下降時のＡ点の電位＝電圧Ｖ０の時間）で立ち上がり、
ｔ＝ｔ３（立ち上がり時のＡ点の電位＝電圧Ｖ０の時間
）で立ち下がる正のパルスとなる。即ち、コンパレータ
ＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）パルスの立ち上がり
は、時間Δｔ＝ｔ１−ｔ０だけ遅延することになり、従
って、Ｄ／ＡコンバータＤＡＣ１の出力電圧Ｖ０を変化
させることにより、つまり、Ｄ／ＡコンバータＤＡＣ１
に入力するデータＤＡＴＡを変化させることにより、遅
延時間Δｔを可変とすることができる。ところが、コン
パレータＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）のパルス幅
は、Ｗｔ０−Ｗｔ１＝ｔ２−ｔ０−（ｔ３−ｔ１）＝ｔ
１−ｔ０−（ｔ３−ｔ２）▲約▼Δｔ だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち４がりエッジｔ＝ｔ０の時点
から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／
ＣＬの傾きで降下する。また、入力パルスＰＵＬＳＥが
ｔ＝ｔ２の時点で立ち下がると、Ａ点の電位は電位｛Ｖ
ＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−ＶＢＥ（Ｑ３）｝へ速やかに立ち上がる。またこの時
、Ｄ／ＡコンバータＤＡＣ１の出力電圧Ｖ０をスレッシ
ョルド電圧とするコンパレータＣＭＰ１の出力（Ｑ−Ｑ
▲バー▼）電圧は、同図（３）に示す様に、ｔ＝ｔ１（
下降時のＡ点の電位＝電圧Ｖ０の時間）で立ち上がり、
ｔ＝ｔ３（立ち上がり時のＡ点の電位＝電圧Ｖ０の時間
）で立ち下がる正のパルスとなる。即ち、コンパレータ
ＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）パルスの立ち上がり
は、時間Δｔ＝ｔ１−ｔ０だけ遅延することになり、従
って、Ｄ／ＡコンバータＤＡＣ１の出力電圧Ｖ０を変化
させることにより、つまり、Ｄ／ＡコンバータＤＡＣ１
に入力するデータＤＡＴＡを変化させることにより、遅
延時間Δｔを可変とすることができる。ところが、コン
パレータＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）のパルス幅
は、Ｗｔ０−Ｗｔ１＝ｔ２−ｔ０−（ｔ３−ｔ１）＝ｔ
１−ｔ０−（ｔ３−ｔ２）▲約▼Δｔ だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
【０００５】
【発明が解決しようとする課題】以上の様に、従来のパ
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
【０００６】本発明は、上記問題点を解決するもので、
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、第１図に示す如く、定電流源Ｉ２
とトランジスタＱ３により構成されるエミッタフォロワ
と、前記トランジスタＱ３のエミッタに接続される容量
負荷ＣＬと、前記トランジスタＱ３のエミッタに接続さ
れるコンパレータＣＭＰ１と、前記コンパレータＣＭＰ
１に接続され該コンパレータＣＭＰ１の基準電位を供給
して制御するＤ／ＡコンバータＤＡＣ１とを備える第１
のパルス可変遅延回路と、前記第１のパルス可変遅延回
路と同一の構成で前記第１のパルス可変遅延回路と縦続
接続される第２のパルス可変遅延回路とを具備すること
である。
に、本発明の特徴は、第１図に示す如く、定電流源Ｉ２
とトランジスタＱ３により構成されるエミッタフォロワ
と、前記トランジスタＱ３のエミッタに接続される容量
負荷ＣＬと、前記トランジスタＱ３のエミッタに接続さ
れるコンパレータＣＭＰ１と、前記コンパレータＣＭＰ
１に接続され該コンパレータＣＭＰ１の基準電位を供給
して制御するＤ／ＡコンバータＤＡＣ１とを備える第１
のパルス可変遅延回路と、前記第１のパルス可変遅延回
路と同一の構成で前記第１のパルス可変遅延回路と縦続
接続される第２のパルス可変遅延回路とを具備すること
である。
【０００９】また、本発明の第２の特徴は、第１図に示
す如く、定電流源Ｉ１と２つのトランジスタＱ１及びＱ
２により構成される差動増幅器と、前記差動増幅器の１
出力を入力として定電流源Ｉ２とトランジスタＱ３によ
り構成されるエミッタフォロワと、前記エミッタフォロ
ワのトランジスタＱ３のエミッタに接続される容量負荷
ＣＬと、前記エミッタフォロワのトランジスタＱ３のエ
ミッタに接続されるコンパレータＣＭＰ１と、前記コン
パレータＣＭＰ１に接続され該コンパレータＣＭＰ１の
基準電位を供給して制御するＤ／ＡコンバータＤＡＣ１
とを備える第１のパルス可変遅延回路と、前記第１のパ
ルス可変遅延回路と同一の構成で前記第１のパルス可変
遅延回路と縦続接続される第２のパルス可変遅延回路と
を有し、前記第２のパルス可変遅延回路の差動入力の極
性が前記第１のパルス可変遅延回路の差動入力の極性と
逆であることである。
す如く、定電流源Ｉ１と２つのトランジスタＱ１及びＱ
２により構成される差動増幅器と、前記差動増幅器の１
出力を入力として定電流源Ｉ２とトランジスタＱ３によ
り構成されるエミッタフォロワと、前記エミッタフォロ
ワのトランジスタＱ３のエミッタに接続される容量負荷
ＣＬと、前記エミッタフォロワのトランジスタＱ３のエ
ミッタに接続されるコンパレータＣＭＰ１と、前記コン
パレータＣＭＰ１に接続され該コンパレータＣＭＰ１の
基準電位を供給して制御するＤ／ＡコンバータＤＡＣ１
とを備える第１のパルス可変遅延回路と、前記第１のパ
ルス可変遅延回路と同一の構成で前記第１のパルス可変
遅延回路と縦続接続される第２のパルス可変遅延回路と
を有し、前記第２のパルス可変遅延回路の差動入力の極
性が前記第１のパルス可変遅延回路の差動入力の極性と
逆であることである。
【００１０】
【作用】本発明のパルス可変遅延回路は、入力パルスＰ
ＵＬＳＥ（正のパルス）が入力されると、トランジスタ
Ｑ３のエミッタの電位は、入力パルスＰＵＬＳＥの立ち
上がりエッジの時点から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）
｝より電位｛ＶＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へ
ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降下する。また、入力
パルスＰＵＬＳＥが立ち下がると、トランジスタＱ３と
定電流源Ｉ２で構成されるエミッタフォロワの立ち上が
りは急峻なので、トランジスタＱ３のエミッタの電位は
電位｛ＶＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝より電位
｛ＶＣＣ−ＶＢＥ（Ｑ３）｝へ速やかに立ち上がる。従
って、Ｄ／ＡコンバータＤＡＣ１の出力電圧をスレッシ
ョルド電圧とするコンパレータＣＭＰ１の出力（Ｑ１−
Ｑ１▲バー▼）電圧は、入力パルスＰＵＬＳＥを遅延さ
せた正のパルスとなる。
ＵＬＳＥ（正のパルス）が入力されると、トランジスタ
Ｑ３のエミッタの電位は、入力パルスＰＵＬＳＥの立ち
上がりエッジの時点から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）
｝より電位｛ＶＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へ
ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降下する。また、入力
パルスＰＵＬＳＥが立ち下がると、トランジスタＱ３と
定電流源Ｉ２で構成されるエミッタフォロワの立ち上が
りは急峻なので、トランジスタＱ３のエミッタの電位は
電位｛ＶＣＣ−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝より電位
｛ＶＣＣ−ＶＢＥ（Ｑ３）｝へ速やかに立ち上がる。従
って、Ｄ／ＡコンバータＤＡＣ１の出力電圧をスレッシ
ョルド電圧とするコンパレータＣＭＰ１の出力（Ｑ１−
Ｑ１▲バー▼）電圧は、入力パルスＰＵＬＳＥを遅延さ
せた正のパルスとなる。
【００１１】このコンパレータＣＭＰ１の出力電圧を第
２のパルス遅延回路に入力すると、トランジスタＱ６の
エミッタの電位は、入力パルス（第１のパルス遅延回路
の出力パルス）の立ち上がり時間より電位｛ＶＣＣ−Ｉ
１・Ｒ３−ＶＢＥ（Ｑ６）｝から電位｛ＶＣＣ−ＶＢＥ
（Ｑ６）｝まで急峻に立ち上がる。また、トランジスタ
Ｑ６の電位は、第２のパルス遅延回路の入力パルスの立
ち下がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降
下する。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧
をスレッショルド電圧とするコンパレータＣＭＰ２の出
力電圧は、第２のパルス遅延回路の入力パルスを遅延さ
せたパルス幅が入力パルスと同一の正のパルスとなる。
２のパルス遅延回路に入力すると、トランジスタＱ６の
エミッタの電位は、入力パルス（第１のパルス遅延回路
の出力パルス）の立ち上がり時間より電位｛ＶＣＣ−Ｉ
１・Ｒ３−ＶＢＥ（Ｑ６）｝から電位｛ＶＣＣ−ＶＢＥ
（Ｑ６）｝まで急峻に立ち上がる。また、トランジスタ
Ｑ６の電位は、第２のパルス遅延回路の入力パルスの立
ち下がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降
下する。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧
をスレッショルド電圧とするコンパレータＣＭＰ２の出
力電圧は、第２のパルス遅延回路の入力パルスを遅延さ
せたパルス幅が入力パルスと同一の正のパルスとなる。
【００１２】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１３】第１図に本発明の実施例を示す。同図は実
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第１図において、第３図（従来例）と重複する部
分には同一の符号を附して説明を省略する。
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第１図において、第３図（従来例）と重複する部
分には同一の符号を附して説明を省略する。
【００１４】同図において、パルス可変遅延回路は、ト
ランジスタＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１
及びＲ２からなる差動増幅器と、トランジスタＱ３及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（
電圧出力）ＤＡＣ１とから構成される第１のパルス遅延
回路と、それに縦続接続される第２のパルス遅延回路に
より構成されている。尚、第２のパルス遅延回路は、ト
ランジスタＱ４及びＱ５、定電流源Ｉ１、及び抵抗Ｒ３
及びＲ４からなる差動増幅器と、トランジスタＱ６及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ２と、第１のパルス遅延回
路と共通のＤ／ＡコンバータＤＡＣ１とから構成されて
いる。
ランジスタＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１
及びＲ２からなる差動増幅器と、トランジスタＱ３及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（
電圧出力）ＤＡＣ１とから構成される第１のパルス遅延
回路と、それに縦続接続される第２のパルス遅延回路に
より構成されている。尚、第２のパルス遅延回路は、ト
ランジスタＱ４及びＱ５、定電流源Ｉ１、及び抵抗Ｒ３
及びＲ４からなる差動増幅器と、トランジスタＱ６及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ２と、第１のパルス遅延回
路と共通のＤ／ＡコンバータＤＡＣ１とから構成されて
いる。
【００１５】次に、本回路の詳細動作原理を第２図に示
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち上がりエッジｔ＝ｔ０の時点
から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／
ＣＬの傾きで降下する。また、入力パルスＰＵＬＳＥが
ｔ＝ｔ３の時点で立ち下がると、トランジスタＱ３と定
電流源Ｉ２で構成されるエミッタフォロワの立ち上がり
は急峻なので、Ａ点の電位は電位｛ＶＣＣ−Ｉ１・Ｒ１
−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ−ＶＢＥ（Ｑ３）
｝へ速やかに立ち上がる。従って、Ｄ／ＡコンバータＤ
ＡＣ１の出力電圧Ｖ０をスレッショルド電圧とするコン
パレータＣＭＰ１の出力（Ｑ１−Ｑ１▲バー▼）電圧は
、同図（３）に示す様に、入力パルスＰＵＬＳＥをΔｔ
１だけ遅延させたパルス幅Ｗｔ１の正のパルスとなる。
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち上がりエッジｔ＝ｔ０の時点
から電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ
−Ｉ１・Ｒ１−ＶＢＥ（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／
ＣＬの傾きで降下する。また、入力パルスＰＵＬＳＥが
ｔ＝ｔ３の時点で立ち下がると、トランジスタＱ３と定
電流源Ｉ２で構成されるエミッタフォロワの立ち上がり
は急峻なので、Ａ点の電位は電位｛ＶＣＣ−Ｉ１・Ｒ１
−ＶＢＥ（Ｑ３）｝より電位｛ＶＣＣ−ＶＢＥ（Ｑ３）
｝へ速やかに立ち上がる。従って、Ｄ／ＡコンバータＤ
ＡＣ１の出力電圧Ｖ０をスレッショルド電圧とするコン
パレータＣＭＰ１の出力（Ｑ１−Ｑ１▲バー▼）電圧は
、同図（３）に示す様に、入力パルスＰＵＬＳＥをΔｔ
１だけ遅延させたパルス幅Ｗｔ１の正のパルスとなる。
【００１６】このコンパレータＣＭＰ１の出力（Ｑ１−
Ｑ１▲バー▼）電圧を第２のパルス遅延回路に入力する
と、トランジスタＱ６のエミッタの電位（図中Ｂ点）は
、同図（４）に示す様に、入力パルス（第１のパルス遅
延回路の出力パルス）の立ち上がり時間ｔ＝ｔ１より電
位｛ＶＣＣ−Ｉ１・Ｒ３−ＶＢＥ（Ｑ６）｝から電位｛
ＶＣＣ−ＶＢＥ（Ｑ６）｝まで急峻に立ち上がる。この
時、抵抗Ｒ１＝Ｒ３としているため、電位｛ＶＣＣ−Ｉ
１・Ｒ３−ＶＢＥ（Ｑ６）｝は電位｛ＶＣＣ−Ｉ１・Ｒ
１−ＶＢＥ（Ｑ３）｝と等しく、電位｛ＶＣＣ−ＶＢＥ
（Ｑ６）｝は電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝と等しい
。また、Ｂ点の電位は、ｔ＝ｔ４即ち第２のパルス遅延
回路の入力パルスの立ち下がり時点より、ｄＶ／ｄｔ＝
Ｉ２／ＣＬの傾きで降下する。従って、Ｄ／Ａコンバー
タＤＡＣ１の出力電圧Ｖ０をスレッショルド電圧とする
コンパレータＣＭＰ２の出力（Ｑ２−Ｑ２）電圧は、同
図（５）に示す様に、第２のパルス遅延回路の入力パル
スをΔｔ２＝Δｔ１＋（ｔ２−ｔ１）だけ遅延させたパ
ルス幅Ｗｔ２の正のパルスとなる。ここで、 であり、ｔ２−ｔ１▲約▼０であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスＰＵＬＳＥ
をほぼΔｔ１だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
Ｑ１▲バー▼）電圧を第２のパルス遅延回路に入力する
と、トランジスタＱ６のエミッタの電位（図中Ｂ点）は
、同図（４）に示す様に、入力パルス（第１のパルス遅
延回路の出力パルス）の立ち上がり時間ｔ＝ｔ１より電
位｛ＶＣＣ−Ｉ１・Ｒ３−ＶＢＥ（Ｑ６）｝から電位｛
ＶＣＣ−ＶＢＥ（Ｑ６）｝まで急峻に立ち上がる。この
時、抵抗Ｒ１＝Ｒ３としているため、電位｛ＶＣＣ−Ｉ
１・Ｒ３−ＶＢＥ（Ｑ６）｝は電位｛ＶＣＣ−Ｉ１・Ｒ
１−ＶＢＥ（Ｑ３）｝と等しく、電位｛ＶＣＣ−ＶＢＥ
（Ｑ６）｝は電位｛ＶＣＣ−ＶＢＥ（Ｑ３）｝と等しい
。また、Ｂ点の電位は、ｔ＝ｔ４即ち第２のパルス遅延
回路の入力パルスの立ち下がり時点より、ｄＶ／ｄｔ＝
Ｉ２／ＣＬの傾きで降下する。従って、Ｄ／Ａコンバー
タＤＡＣ１の出力電圧Ｖ０をスレッショルド電圧とする
コンパレータＣＭＰ２の出力（Ｑ２−Ｑ２）電圧は、同
図（５）に示す様に、第２のパルス遅延回路の入力パル
スをΔｔ２＝Δｔ１＋（ｔ２−ｔ１）だけ遅延させたパ
ルス幅Ｗｔ２の正のパルスとなる。ここで、 であり、ｔ２−ｔ１▲約▼０であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスＰＵＬＳＥ
をほぼΔｔ１だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
【００１７】
【発明の効果】以上の様に本発明によれば、パルス可変
遅延回路を第１のパルス可変遅延回路と第２のパルス可
変遅延回路の２段の縦続接続とし、第２のパルス可変遅
延回路の差動入力の極性を第１のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
遅延回路を第１のパルス可変遅延回路と第２のパルス可
変遅延回路の２段の縦続接続とし、第２のパルス可変遅
延回路の差動入力の極性を第１のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
【図１】本発明の実施例に係るパルス可変遅延回路の回
路図である。
路図である。
【図２】本発明の実施例に係るパルス可変遅延回路の各
部の電圧波形図である。
部の電圧波形図である。
【図３】従来のパルス可変遅延回路の回路図である。
【図４】従来のパルス可変遅延回路の各部の電圧波形図
である。
である。
Ｑ１〜Ｑ６ トランジスタ
Ｉ１〜Ｉ２ 定電流源
ＣＬ 容量負荷
Ｒ１〜Ｒ４ 抵抗
ＣＭＰ１、ＣＭＰ２ コンパレータ
ＤＡＣ１ Ｄ／Ａコンバータ
ＰＵＬＳＥ 入力パルス
Claims (2)
- 【請求項１】 定電流源とトランジスタにより構成さ
れるエミッタフォロワと、前記トランジスタのエミッタ
に接続される容量負荷と、前記トランジスタのエミッタ
に接続されるコンパレータと、前記コンパレータに接続
され該コンパレータの基準電位を供給して制御するＤ／
Ａコンバータとを備える第１のパルス可変遅延回路と、
前記第１のパルス可変遅延回路と同一の構成で前記第１
のパルス可変遅延回路と縦続接続される第２のパルス可
変遅延回路とを有することを特徴とするパルス可変遅延
回路。 - 【請求項２】 定電流源と２つのトランジスタにより
構成される差動増幅器と、前記差動増幅器の１出力を入
力として定電流源とトランジスタにより構成されるエミ
ッタフォロワと、前記エミッタフォロワのトランジスタ
のエミッタに接続される容量負荷と、前記エミッタフォ
ロワのトランジスタのエミッタに接続されるコンパレー
タと、前記コンパレータに接続され該コンパレータの基
準電位を供給して制御するＤ／Ａコンバータとを備える
第１のパルス可変遅延回路と、前記第１のパルス可変遅
延回路と同一の構成で前記第１のパルス可変遅延回路と
縦続接続される第２のパルス可変遅延回路とを有し、前
記第２のパルス可変遅延回路の差動入力の極性が前記第
１のパルス可変遅延回路の差動入力の極性と逆であるこ
とを特徴とするパルス可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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-
1990
- 1990-12-13 JP JP2402033A patent/JP2999268B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181584A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | 可変遅延回路および遅延時間検査方法 |
| JP2006180303A (ja) * | 2004-12-24 | 2006-07-06 | Yokogawa Electric Corp | プログラマブル遅延発生装置 |
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