JPH04215377A - ファクシミリ装置の符号化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファクシミリ装置の符号
化方法に関するものである。

【０００２】

【従来の技術】ファクシミリ装置の画信号を符号化して
得られる可変符号長の符号データを送信するシステムと
して、従来のものは、１個の符号データの送信が終了し
たことを画信号処理部に知らせるために、２進数の符号
長データと符号データとを符号化テーブルに記憶してお
き、符号長データをダウンカウンタからなる符号長カウ
ンタに格納し、符号データをシフトレジスタからなる符
号レジスタに格納して、符号レジスタから符号データを
１ビット送信する毎に符号長カウンタの符号長データを
カウントダウンし、符号長カウンタの内容が零になった
ときに画信号処理部に送信終了を知らせていた。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
符号化方法では、符号レジスタとは別に符号長カウンタ
が必要であり、その結果ハードウエアの回路構成が複雑
になって、製作コストやチップ面積の増大を招いていた
。本発明はかかる事情に鑑みて成されたものであり、符
号長カウンタを不要にできるファクシミリ装置の符号化
方法を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、画信号を冗長
度抑圧方式により符号化するファクシミリ装置の符号化
方法において、符号データと符号データの終了位置を示
す制御データとを１つのデータとした所定ビット数のデ
ータを、テーブルアドレス信号により符号データテーブ
ルから読み出し、このデータと同じビット数でかつ前記
符号データ部分の最下位ビットおよび前記制御データ部
分の最下位ビットに対応するビットのみが各々「１」で
ある比較データをシフトレジスタに格納し、このシフト
レジスタの内容を上位桁側へシフトさせながら、シフト
レジスタの各ビットの内容と前記データの各ビットの内
容との論理積を演算し、前記符号データ部分の演算結果
に基づいて符号データを送出し、前記制御データ部分の
演算結果が「０」でなくなることにより符号データの送
出が終了したと判断することを特徴としている。

【０００５】

【作用】テーブルアドレス信号により、符号データと符
号データの終了位置を示す制御データとを１つのデータ
とした所定ビット数のデータを、符号データテーブルか
ら読み出す。一方、このデータと同じビット数で、かつ
符号データ部分の最下位ビットおよび制御データ部分の
最下位ビットに対応するビットのみが各々「１」である
比較データを、シフトレジスタに格納する。そしてシフ
トレジスタの内容を上位桁側へ１ビットづつシフトさせ
ながら、シフトレジスタの各ビットの内容とデータの各
ビットの内容との論理積を演算する。そして符号データ
部分の演算結果が、「０」であれば「０」を、「０」で
なければ「１」を、符号データとして送出する。また制
御データ部分の演算結果が、「０」であれば動作を継続
し、「０」でなければ符号データの送出が終了したと判
断する。したがって、符号長カウンタが不要である。

【０００６】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例におけるファクシミ
リ装置の符号化方法を採用した可変符号長送信システム
の全体構成図で、マイクロコンピュータのＣＰＵ等から
なる主制御装置１には、原稿を読み取って画信号を出力
する読み取り部２や、プログラム等を記憶するＲＯＭ３
や、データ等を記憶するＲＡＭ４等が接続されている。 ＲＯＭ３の一部には、符号データおよびその終了位置を
示す制御データを所定ビット数の１つのデータとして必
要数記憶している符号データテーブル５が構成されてい
る。読み取り部２には、画信号に対して符号化に必要な
所定の処理を施しかつその処理結果に応じてテーブルア
ドレス信号を出力する画信号処理手段６等が設置されて
いる。主制御装置１は、レジスタ７，９，１０やシフト
レジスタ８等を有している。

【０００７】符号データテーブル５には、図２のように
例えば１６ビットのデータが所要数格納されている。こ
のデータは、前半部の８ビットが制御データであり、後
半部の８ビットが符号データである。この例では符号デ
ータの有意部分が「１１１０」で、そのデータ長は４ビ
ットであるので、制御データは「００００１０００」で
ある。すなわち制御データは、符号データの有意ビット
のうち最上位ビットに対応するビット、すなわち識別ビ
ットだけに、他のビットとは異なった２値情報すなわち
「１」を有するように設定されている。このデータが読
み出されると、レジスタ７には図３のように「００００
１０００００００１１１０」が格納される。またシフト
レジスタ８には、図４のように比較データ「０００００
００１０００００００１」が格納される。すなわち比較
データは、レジスタ７に格納されたデータの制御データ
部分に対応する上位８ビットの最下位ビットと、レジス
タ７に格納されたデータの符号データ部分に対応する下
位８ビットの最下位ビットとが「１」であり、他のビッ
トは「０」である。

【０００８】次に動作を説明する。読み取り部２からの
画信号は、画信号処理手段６により白黒ランレングスの
計算等の所定の処理が施され、その内容に応じて画信号
処理手段６からテーブルアドレス信号が出力される。こ
れにより符号データテーブル５から例えば図２に記した
ようなデータが読み出され、図３のようにレジスタ７に
格納される。主制御装置１は、シフトレジスタ８に図４
のような比較データを格納し、レジスタ７の各ビットの
内容とシフトレジスタ８の各ビットの内容との論理積を
演算する。そして演算結果の上位８ビットをレジスタ９
に格納し、下位８ビットをレジスタ１０に格納して、レ
ジスタ１０の内容が、「０」であれば「０」を符号デー
タとして図外のバッファに送出し、「０」でなければ「
１」を符号データとしてバッファに送出する。またレジ
スタ９の内容が、「０」であればシフトレジスタ８の内
容を上位桁側へ１ビットシフトさせて同様の動作を繰り
返し、「０」でなければ符号データの送出が終了したと
判断して次のデータの処理を行う。すなわち本実施例の
場合、３回のシフトにより、レジスタ９の内容が「００
００１０００」となって「０」でなくなるので、１個の
符号データ「１１１０」の送信が終了したと判断できる
。

【０００９】以上の動作を実現するための主制御装置１
の動作の概略を図５のフローチャートを参照しながら説
明する。先ずステップ１で読み取り部２からの画信号に
対応したランレングスデータすなわちテーブルアドレス
信号を画信号処理手段６から出力させ、図外のレジスタ
に格納する。次にステップ２に進み、上記レジスタの内
容をアドレスとする符号データテーブル５の内容を読み
出し、レジスタ７に格納する。次にステップ３に進み、
シフトレジスタ８に図４のような比較データを格納する
。次にステップ４に進み、レジスタ７の各ビットの内容
とシフトレジスタ８の各ビットの内容との論理積を演算
し、演算結果の上位８ビットをレジスタ９に格納し、演
算結果の下位８ビットをレジスタ１０に格納する。次に
ステップ５に進み、レジスタ１０の内容が「０」である
か否かを判断し、「０」でなければステップ６に進み、
「１」を図外のバッファに書き込む。次にステップ７に
進み、レジスタ９の内容が「０」であるか否かを判断し
、「０」でなければステップ８に進み、シフトレジスタ
８の内容を左側すなわち上位桁側へ１ビットシフトさせ
た後、ステップ４に戻る。ステップ５においてレジスタ
１０の内容が「０」であると判断すれば、ステップ９に
進み、「０」を図外のバッファに書き込む。ステップ７
においてレジスタ９の内容が「０」でないと判断すれば
、ステップ１に戻る。

【００１０】このように、制御データを符号データの終
了位置を示す位置情報として用いるので、シフトレジス
タ８の内容をシフトさせて論理積を演算するだけで、符
号データのパラレル─シリアル変換を行うことができる
と同時に、符号データの送信終了を判断できる。したが
って符号長カウンタ等のダウンカウンタが不要であり、
製作コストの低減およびチップの小型化を図ることがで
きる。

【００１１】なお、上記実施例ではデータの前半部を制
御データとし、後半部を符号データとしたが、これらの
位置関係は互いに逆にしてもよい。又、実施例では比較
データを上位桁側へシフトさせているが、符号データと
符号データの終了位置を示す制御データを下位桁側へシ
フトさせてもよい。また、レジスタ９，１０の代わりに
１つのレジスタを用いてもよい。

【００１２】

【発明の効果】以上説明したように本発明によれば、画
信号を冗長度抑圧方式により符号化するファクシミリ装
置の符号化方法において、符号データと符号データの終
了位置を示す制御データとを１つのデータとした所定ビ
ット数のデータを、テーブルアドレス信号により符号デ
ータテーブルから読み出し、このデータと同じビット数
でかつ前記符号データ部分の最下位ビットおよび前記制
御データ部分の最下位ビットに対応するビットのみが各
々「１」である比較データをシフトレジスタに格納し、
このシフトレジスタの内容を上位桁側へシフトさせなが
ら、シフトレジスタの各ビットの内容と前記データの各
ビットの内容との論理積を演算し、前記符号データ部分
の演算結果に基づいて符号データを送出し、前記制御デ
ータ部分の演算結果が「０」でなくなることにより符号
データの送出が終了したと判断するので、制御データを
符号データの終了位置を示す位置情報として用いること
から、シフトレジスタの内容をシフトさせて論理積を演
算するだけで、符号データのパラレル─シリアル変換を
行うことができると同時に、符号データの送信終了を判
断できる。したがって符号長カウンタ等のダウンカウン
タが不要であり、製作コストの低減およびチップの小型
化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるファクシミリ装置の
符号化方法を採用した可変符号長送信システムの全体構
成図である。

【図２】符号データテーブルに格納されるデータの説明
図である。

【図３】レジスタに格納されるデータの説明図である。

【図４】シフトレジスタに格納される比較データの説明
図である。

【図５】主制御装置の動作の概略を説明するフローチャ
ートである。

【符号の説明】

５　　　　符号データテーブル ８　　　　シフトレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　画信号を冗長度抑圧方式により符号化
   するファクシミリ装置の符号化方法において、符号デー
   タと符号データの終了位置を示す制御データとを１つの
   データとした所定ビット数のデータを、テーブルアドレ
   ス信号により符号データテーブルから読み出し、このデ
   ータと同じビット数でかつ前記符号データ部分の最下位
   ビットおよび前記制御データ部分の最下位ビットに対応
   するビットのみが各々「１」である比較データをシフト
   レジスタに格納し、このシフトレジスタの内容を上位桁
   側へシフトさせながら、シフトレジスタの各ビットの内
   容と前記データの各ビットの内容との論理積を演算し、
   前記符号データ部分の演算結果に基づいて符号データを
   送出し、前記制御データ部分の演算結果が「０」でなく
   なることにより符号データの送出が終了したと判断する
   ことを特徴とするファクシミリ装置の符号化方法。