JPH04218954A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH04218954A JPH04218954A JP3075041A JP7504191A JPH04218954A JP H04218954 A JPH04218954 A JP H04218954A JP 3075041 A JP3075041 A JP 3075041A JP 7504191 A JP7504191 A JP 7504191A JP H04218954 A JPH04218954 A JP H04218954A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関するものであり、特にダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭと言う
）を構成するスタックト・キャパシタ・セル及びその製
造方法に関する。
びその製造方法に関するものであり、特にダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭと言う
）を構成するスタックト・キャパシタ・セル及びその製
造方法に関する。
【０００２】
【従来の技術】図２１は従来のＤＲＡＭのスタックト・
キャパシタ・セルの断面図を示すものである。図２１に
おいて、１は半導体基板、２はフィ−ルド酸化膜、３は
ソ−ス領域、４はドレイン領域、５はゲ−ト電極及びワ
−ド線、６はビット線、７は層間絶縁膜、８は電荷蓄積
電極、９は容量絶縁膜、１０はプレ−ト電極である。ま
た、１３ａは上部絶縁膜、１５は酸化膜のサイドウォー
ルである。半導体基板１は、フィ−ルド酸化膜２によっ
て各メモリ・セルに区画されている。メモリ・セル用の
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極５から構成されている。メモリ・セル用キ
ャパシタ・セルは電荷蓄積電極８、容量絶縁膜９、及び
プレ−ト電極１０からなり、電荷は電荷蓄積電極８に蓄
えられる。そしてゲ−ト電極５に印加された電圧により
、前記ＭＯＳトランジスタがオン（ＯＮ）し、電荷蓄積
電極８に蓄えられた電荷がソ−ス領域３を介してビット
線６に流れ、情報の書き込み、読み出しを可能にする。
キャパシタ・セルの断面図を示すものである。図２１に
おいて、１は半導体基板、２はフィ−ルド酸化膜、３は
ソ−ス領域、４はドレイン領域、５はゲ−ト電極及びワ
−ド線、６はビット線、７は層間絶縁膜、８は電荷蓄積
電極、９は容量絶縁膜、１０はプレ−ト電極である。ま
た、１３ａは上部絶縁膜、１５は酸化膜のサイドウォー
ルである。半導体基板１は、フィ−ルド酸化膜２によっ
て各メモリ・セルに区画されている。メモリ・セル用の
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極５から構成されている。メモリ・セル用キ
ャパシタ・セルは電荷蓄積電極８、容量絶縁膜９、及び
プレ−ト電極１０からなり、電荷は電荷蓄積電極８に蓄
えられる。そしてゲ−ト電極５に印加された電圧により
、前記ＭＯＳトランジスタがオン（ＯＮ）し、電荷蓄積
電極８に蓄えられた電荷がソ−ス領域３を介してビット
線６に流れ、情報の書き込み、読み出しを可能にする。
【０００３】
【発明が解決しようとする課題】従来例で示したスタッ
クト・キャパシタ・セルにおいて、ＤＲＡＭの大容量化
が進み、素子の微細化が進むと、メモリ・セルの面積の
縮小化に伴いセルの電荷容量が充分でないという問題を
有していた。
クト・キャパシタ・セルにおいて、ＤＲＡＭの大容量化
が進み、素子の微細化が進むと、メモリ・セルの面積の
縮小化に伴いセルの電荷容量が充分でないという問題を
有していた。
【０００４】また、セルの電荷容量を大きく得るために
多くの３次元構造を有するセルが提案されているが、リ
ソグラフィの限界のため最小寸法が規定され、複雑な形
状が形成できない。そのため、キャパシタの高さを高く
する必要があり、メモリセル部と周辺回路部との段差が
大きくなり、その段差上に形成される配線のパターンニ
ングの困難さ、及び配線の断線という問題を有していた
。
多くの３次元構造を有するセルが提案されているが、リ
ソグラフィの限界のため最小寸法が規定され、複雑な形
状が形成できない。そのため、キャパシタの高さを高く
する必要があり、メモリセル部と周辺回路部との段差が
大きくなり、その段差上に形成される配線のパターンニ
ングの困難さ、及び配線の断線という問題を有していた
。
【０００５】本発明は、リソグラフィによって規定され
る最小寸法に影響されず、小さな領域で大きな電荷容量
が得られるキャパシタ・セルを有するＤＲＡＭからなる
半導体集積回路装置及びその製造方法を提供することを
目的とする。
る最小寸法に影響されず、小さな領域で大きな電荷容量
が得られるキャパシタ・セルを有するＤＲＡＭからなる
半導体集積回路装置及びその製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
半導体集積回路装置は、半導体基板上に形成され、前記
半導体基板と接触すると共に電荷を蓄積する電荷蓄積電
極、容量絶縁膜、及び対向電極をなすプレ−ト電極の積
層した構造を有するスタックト・キャパシタ・セルを備
えた半導体集積回路装置であって、前記電荷蓄積電極は
底面部と底面部の表面上に直立した少なくとも２重の枠
状部分を有する形状をしており、前記底面全体、及び前
記枠状部分の表面全体に前記容量絶縁膜、及び対向する
前記プレ−ト電極を設けてキャパシタを構成したもので
ある。
半導体集積回路装置は、半導体基板上に形成され、前記
半導体基板と接触すると共に電荷を蓄積する電荷蓄積電
極、容量絶縁膜、及び対向電極をなすプレ−ト電極の積
層した構造を有するスタックト・キャパシタ・セルを備
えた半導体集積回路装置であって、前記電荷蓄積電極は
底面部と底面部の表面上に直立した少なくとも２重の枠
状部分を有する形状をしており、前記底面全体、及び前
記枠状部分の表面全体に前記容量絶縁膜、及び対向する
前記プレ−ト電極を設けてキャパシタを構成したもので
ある。
【０００７】本発明の請求項２に係る半導体集積回路装
置は、半導体基板上に形成され、前記半導体基板と接触
すると共に電荷を蓄積する電荷蓄積電極、容量絶縁膜、
及び対向電極をなすプレ−ト電極の積層した構造を有す
るスタックト・キャパシタ・セルを備えた半導体集積回
路装置であって、前記電荷蓄積電極は底面部と底面部の
表面上に直立した柱状部分とそれを囲む枠状部分を有す
る形状をしており、前記底面全体、及び前記枠状部分の
表面全体に前記容量絶縁膜、及び対向する前記プレ−ト
電極を設けてキャパシタを構成したものである。
置は、半導体基板上に形成され、前記半導体基板と接触
すると共に電荷を蓄積する電荷蓄積電極、容量絶縁膜、
及び対向電極をなすプレ−ト電極の積層した構造を有す
るスタックト・キャパシタ・セルを備えた半導体集積回
路装置であって、前記電荷蓄積電極は底面部と底面部の
表面上に直立した柱状部分とそれを囲む枠状部分を有す
る形状をしており、前記底面全体、及び前記枠状部分の
表面全体に前記容量絶縁膜、及び対向する前記プレ−ト
電極を設けてキャパシタを構成したものである。
【０００８】本発明の請求項３に係る半導体集積回路装
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第１
被着膜を形成する工程と、前記第１被着膜を所望のパタ
ーンに形成することにより側壁を有する形状とする工程
と、前記第１被着膜の側壁及び表面上、及び前記第１導
電性膜の露出した表面上に第２導電性膜を形成する工程
と、その後全面に第２被着膜を形成し、前記第２被着膜
を異方性エッチングし、前記第２導電性膜の側壁の周囲
にのみ第２被着膜を残置させる工程と、その後全面に第
３導電性膜を形成し、前記第３導電性膜と前記第２導電
性膜を異方性エッチングして、前記第２被着膜の側壁の
周囲にのみ前記第３導電性膜を、前記第１被着膜の側壁
の周囲にのみ前記第２導電性膜を残置させ電荷蓄積電極
を形成する工程と、前記第１被着膜、及び前記第２被着
膜を除去する工程と、前記電荷蓄積電極に容量被着膜を
形成する工程と、プレ−ト電極を形成する工程とを備え
たものである。
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第１
被着膜を形成する工程と、前記第１被着膜を所望のパタ
ーンに形成することにより側壁を有する形状とする工程
と、前記第１被着膜の側壁及び表面上、及び前記第１導
電性膜の露出した表面上に第２導電性膜を形成する工程
と、その後全面に第２被着膜を形成し、前記第２被着膜
を異方性エッチングし、前記第２導電性膜の側壁の周囲
にのみ第２被着膜を残置させる工程と、その後全面に第
３導電性膜を形成し、前記第３導電性膜と前記第２導電
性膜を異方性エッチングして、前記第２被着膜の側壁の
周囲にのみ前記第３導電性膜を、前記第１被着膜の側壁
の周囲にのみ前記第２導電性膜を残置させ電荷蓄積電極
を形成する工程と、前記第１被着膜、及び前記第２被着
膜を除去する工程と、前記電荷蓄積電極に容量被着膜を
形成する工程と、プレ−ト電極を形成する工程とを備え
たものである。
【０００９】本発明の請求項４に係る半導体集積回路装
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第１
被着膜を形成する工程と、前記第１被着膜を所望のパタ
ーンに形成することにより側壁を有する形状とする工程
と、前記第１被着膜の側壁及び表面上、及び前記第１導
電性膜の露出した表面上に第２導電性膜を形成する工程
と、前記第２導電性膜を異方性エッチングして、前記第
１被着膜の側壁の周囲にのみ前記第２導電性膜を残置さ
せる工程と、その後全面に第２被着膜を形成し、前記第
２被着膜を異方性エッチングし、前記第２導電性膜の側
壁の周囲にのみ第２被着膜を残置させる工程と、その後
全面に第３導電性膜を形成し、前記第３導電性膜を異方
性エッチングして、前記第２被着膜の側壁の周囲にのみ
前記第３導電性膜を、前記第１被着膜の側壁の周囲にの
み前記第２導電性膜を残置させ電荷蓄積電極を形成する
工程と、前記第１被着膜、及び前記第２被着膜を除去す
る工程と、前記電荷蓄積電極に容量被着膜を形成する工
程と、プレ−ト電極を形成する工程とを備えたものであ
る。
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第１
被着膜を形成する工程と、前記第１被着膜を所望のパタ
ーンに形成することにより側壁を有する形状とする工程
と、前記第１被着膜の側壁及び表面上、及び前記第１導
電性膜の露出した表面上に第２導電性膜を形成する工程
と、前記第２導電性膜を異方性エッチングして、前記第
１被着膜の側壁の周囲にのみ前記第２導電性膜を残置さ
せる工程と、その後全面に第２被着膜を形成し、前記第
２被着膜を異方性エッチングし、前記第２導電性膜の側
壁の周囲にのみ第２被着膜を残置させる工程と、その後
全面に第３導電性膜を形成し、前記第３導電性膜を異方
性エッチングして、前記第２被着膜の側壁の周囲にのみ
前記第３導電性膜を、前記第１被着膜の側壁の周囲にの
み前記第２導電性膜を残置させ電荷蓄積電極を形成する
工程と、前記第１被着膜、及び前記第２被着膜を除去す
る工程と、前記電荷蓄積電極に容量被着膜を形成する工
程と、プレ−ト電極を形成する工程とを備えたものであ
る。
【００１０】本発明の請求項５に係る半導体集積回路装
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第２
導電性膜を形成する工程と、前記第２導電性膜を所望の
パターンに形成することにより柱状の形状とする工程と
、その後全面に被着膜を形成し、前記被着膜を異方性エ
ッチングし、前記第２導電性膜の側壁の周囲にのみ被着
膜を残置させる工程と、その後全面に第３導電性膜を形
成し、前記前記第３導電性膜を異方性エッチングして、
前記被着膜の側壁の周囲にのみ前記第２導電性膜を、前
記被着膜の側壁の周囲にのみ前記第３導電性膜を残置さ
せ電荷蓄積電極を形成する工程と、前記被着膜を除去す
る工程と、前記電荷蓄積電極に容量被着膜を形成する工
程と、プレ−ト電極を形成する工程とを備えたものであ
る。
置の製造方法は、半導体基板上に形成された絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記絶縁膜に形
成し、前記コンタクト溝内部と前記絶縁膜表面上に第１
導電性膜を形成する工程と、前記第１導電性膜上に第２
導電性膜を形成する工程と、前記第２導電性膜を所望の
パターンに形成することにより柱状の形状とする工程と
、その後全面に被着膜を形成し、前記被着膜を異方性エ
ッチングし、前記第２導電性膜の側壁の周囲にのみ被着
膜を残置させる工程と、その後全面に第３導電性膜を形
成し、前記前記第３導電性膜を異方性エッチングして、
前記被着膜の側壁の周囲にのみ前記第２導電性膜を、前
記被着膜の側壁の周囲にのみ前記第３導電性膜を残置さ
せ電荷蓄積電極を形成する工程と、前記被着膜を除去す
る工程と、前記電荷蓄積電極に容量被着膜を形成する工
程と、プレ−ト電極を形成する工程とを備えたものであ
る。
【００１１】
【作用】本発明の請求項１に係る構成により、電荷蓄積
電極の底面上に、直立した少なくとも２重の枠状部分を
有し、その枠状部分の表面もキャパシタとして使用して
いるので、キャパシタの表面積が大きくなり、従来のス
タックト・キャパシタ・セルと同じ面積でより大きな電
荷容量を得ることができる。
電極の底面上に、直立した少なくとも２重の枠状部分を
有し、その枠状部分の表面もキャパシタとして使用して
いるので、キャパシタの表面積が大きくなり、従来のス
タックト・キャパシタ・セルと同じ面積でより大きな電
荷容量を得ることができる。
【００１２】また本発明の請求項２に係る構成により、
電荷蓄積電極の底面上に、直立した柱状の部分と、それ
を囲む枠状部分を有し、それらの表面もキャパシタとし
て使用しているのでキャパシタの表面積が大きくなり、
従来のスタックト・キャパシタ・セルと同じ面積でより
大きな電荷容量を得ることができる。
電荷蓄積電極の底面上に、直立した柱状の部分と、それ
を囲む枠状部分を有し、それらの表面もキャパシタとし
て使用しているのでキャパシタの表面積が大きくなり、
従来のスタックト・キャパシタ・セルと同じ面積でより
大きな電荷容量を得ることができる。
【００１３】また本発明の請求項３〜５に係る構成によ
り、導電性膜と被着膜の堆積と異方性エッチングを繰り
返すため、セルファラインでキャパシタを容易に形成で
きる。
り、導電性膜と被着膜の堆積と異方性エッチングを繰り
返すため、セルファラインでキャパシタを容易に形成で
きる。
【００１４】
【実施例】（実施例１）図１は本発明の第一実施例にお
ける半導体集積回路装置ＤＲＡＭのメモリ−・セルの構
造断面図を示すものである。
ける半導体集積回路装置ＤＲＡＭのメモリ−・セルの構
造断面図を示すものである。
【００１５】図１（ａ）において、メモリ・セル用のＭ
ＯＳトランジスタは半導体基板１の表面に形成されたソ
−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及び
ゲ−ト電極（ワード線）５から構成されている。メモリ
・セル用キャパシタ・セルは電荷蓄積電極８、容量絶縁
膜９、及びプレ−ト電極１０からなり、電荷は電荷蓄積
電極８に蓄えられる。ビット線６はポリシリコン膜１６
ａと高融点金属のシリサイド膜１７ａの複合膜からなる
。また２はフィ−ルド酸化膜、７は層間絶縁膜、１３ａ
は上部絶縁膜、１５は酸化膜のサイドウォールである。 図１（ｂ）は図１（ａ）のＸ−Ｙ断面図である。
ＯＳトランジスタは半導体基板１の表面に形成されたソ
−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及び
ゲ−ト電極（ワード線）５から構成されている。メモリ
・セル用キャパシタ・セルは電荷蓄積電極８、容量絶縁
膜９、及びプレ−ト電極１０からなり、電荷は電荷蓄積
電極８に蓄えられる。ビット線６はポリシリコン膜１６
ａと高融点金属のシリサイド膜１７ａの複合膜からなる
。また２はフィ−ルド酸化膜、７は層間絶縁膜、１３ａ
は上部絶縁膜、１５は酸化膜のサイドウォールである。 図１（ｂ）は図１（ａ）のＸ−Ｙ断面図である。
【００１６】図１に示す構成によれば、電荷蓄積電極８
の底面上に、直立した２重の枠状部分を有し、その枠状
部分の表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。
の底面上に、直立した２重の枠状部分を有し、その枠状
部分の表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。
【００１７】次に、本実施例のスタックト・キャパシタ
・セルの製造方法を説明する。図２では、Ｐ型（１００
）面のＳｉ基板１の表面に、ＬＯＣＯＳ法により素子分
離領域にフィ−ルド酸化膜２を形成し、Ｓｉ基板の表面
を熱酸化することによりゲ−ト酸化膜１１を形成する。 その後、ゲ−ト電極及びワ−ド線用のポリＳｉ膜１２を
堆積し、その上に上部絶縁膜１３としてＣＶＤ法による
ＳｉＯ２膜を堆積する。
・セルの製造方法を説明する。図２では、Ｐ型（１００
）面のＳｉ基板１の表面に、ＬＯＣＯＳ法により素子分
離領域にフィ−ルド酸化膜２を形成し、Ｓｉ基板の表面
を熱酸化することによりゲ−ト酸化膜１１を形成する。 その後、ゲ−ト電極及びワ−ド線用のポリＳｉ膜１２を
堆積し、その上に上部絶縁膜１３としてＣＶＤ法による
ＳｉＯ２膜を堆積する。
【００１８】図３では、フォトリソグラフィ工程により
パタ−ニングを行い、ドライエッチングによりゲ−ト電
極及びワ−ド線５を形成する。ゲ−ト電極とワ−ド線は
同一層で形成される。ゲ−ト電極及びワ−ド線５は、本
実施例ではｎ型不純物（Ｐ或はＡｓ）を含有したポリＳ
ｉ膜で構成される。またゲ−ト電極及びワ−ド線５とし
ては高融点金属、高融点金属のシリサイドの単層膜、或
はポリＳｉ膜と前記金属とを積層にした複合膜で形成し
てもよい。その後、ＣＶＤ法によりＳｉＯ２膜１４を全
面に堆積する。
パタ−ニングを行い、ドライエッチングによりゲ−ト電
極及びワ−ド線５を形成する。ゲ−ト電極とワ−ド線は
同一層で形成される。ゲ−ト電極及びワ−ド線５は、本
実施例ではｎ型不純物（Ｐ或はＡｓ）を含有したポリＳ
ｉ膜で構成される。またゲ−ト電極及びワ−ド線５とし
ては高融点金属、高融点金属のシリサイドの単層膜、或
はポリＳｉ膜と前記金属とを積層にした複合膜で形成し
てもよい。その後、ＣＶＤ法によりＳｉＯ２膜１４を全
面に堆積する。
【００１９】その後図４では、異方性エッチングにより
ゲ−ト電極５の側壁にサイドウォ−ル１５を形成する。 その後、イオン注入によりソ−ス領域３及びドレイン領
域４を形成する。
ゲ−ト電極５の側壁にサイドウォ−ル１５を形成する。 その後、イオン注入によりソ−ス領域３及びドレイン領
域４を形成する。
【００２０】次に図５では、ポリＳｉ膜１６をＣＶＤ法
により堆積し、その後ウエットエッチングにより酸化膜
を除去後すぐに、スパッタ法により高融点金属のシリサ
イド１７を堆積したポリサイド構造の膜を形成する。そ
の後抵抗を下げるためにｎ型不純物（Ａｓ，Ｐ）をイオ
ン注入または拡散により導入する。
により堆積し、その後ウエットエッチングにより酸化膜
を除去後すぐに、スパッタ法により高融点金属のシリサ
イド１７を堆積したポリサイド構造の膜を形成する。そ
の後抵抗を下げるためにｎ型不純物（Ａｓ，Ｐ）をイオ
ン注入または拡散により導入する。
【００２１】その後図６では、フォトリソグラフィ工程
、及びドライエッチング工程によりビット線６を形成す
る。前記ポリＳｉ膜１６をＣＶＤ法で堆積する時、ソ−
ス領域３とのコンタクト抵抗を下げるため、ＣＶＤ装置
のチャンバ−内を室温まで下げて、ウエットエッチング
によりソ−ス領域３の表面の酸化膜を除去後、すぐにＣ
ＶＤ装置のチャンバ−内に試料を挿入し、その後チャン
バ−内を真空にした後、昇温し、ポリＳｉ膜１６を堆積
した。（以下、上記のＣＶＤ法を低温挿入ＣＶＤ法と呼
ぶ）高融点金属のシリサイド膜１７は、低温挿入ＣＶＤ
法で堆積してもよい。またはビット線６はｎ型不純物（
Ｐ或はＡｓ）を含有したポリＳｉ膜、高融点金属、高融
点金属のシリサイド、或はＡｌの単層膜で形成してもよ
い。その後、第１絶縁膜となる層間絶縁膜７をＣＶＤ法
によるＳｉＯ２膜で形成する（工程１）。次に、電荷蓄
積電極８形成のためのコンタクト溝１８をフォトリソグ
ラフィ工程及びドライエッチングにより形成する。
、及びドライエッチング工程によりビット線６を形成す
る。前記ポリＳｉ膜１６をＣＶＤ法で堆積する時、ソ−
ス領域３とのコンタクト抵抗を下げるため、ＣＶＤ装置
のチャンバ−内を室温まで下げて、ウエットエッチング
によりソ−ス領域３の表面の酸化膜を除去後、すぐにＣ
ＶＤ装置のチャンバ−内に試料を挿入し、その後チャン
バ−内を真空にした後、昇温し、ポリＳｉ膜１６を堆積
した。（以下、上記のＣＶＤ法を低温挿入ＣＶＤ法と呼
ぶ）高融点金属のシリサイド膜１７は、低温挿入ＣＶＤ
法で堆積してもよい。またはビット線６はｎ型不純物（
Ｐ或はＡｓ）を含有したポリＳｉ膜、高融点金属、高融
点金属のシリサイド、或はＡｌの単層膜で形成してもよ
い。その後、第１絶縁膜となる層間絶縁膜７をＣＶＤ法
によるＳｉＯ２膜で形成する（工程１）。次に、電荷蓄
積電極８形成のためのコンタクト溝１８をフォトリソグ
ラフィ工程及びドライエッチングにより形成する。
【００２２】次に図７では、全面にＰを数％含有した第
１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶＤ法に
より堆積することによりコンタクト溝１８を埋め込む。 その後ＣＶＤ法により第２絶縁膜となるＳｉＯ２膜を堆
積した後、フォトリソグラフィ工程、及びドライエッチ
ングにより例えば多角柱の形状を有するＳｉＯ２膜２０
をセル部に形成する。ＳｉＯ２膜２０の形状は円柱状の
形状を有していても良い。次に、低温挿入ＣＶＤ法によ
り全面にＰを数％含有した第２導電性膜となるポリＳｉ
膜２１を堆積する（工程２）。その後、ＣＶＤ法により
第３絶縁膜となるＳｉＯ２膜２２を全面に堆積する（工
程３）。
１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶＤ法に
より堆積することによりコンタクト溝１８を埋め込む。 その後ＣＶＤ法により第２絶縁膜となるＳｉＯ２膜を堆
積した後、フォトリソグラフィ工程、及びドライエッチ
ングにより例えば多角柱の形状を有するＳｉＯ２膜２０
をセル部に形成する。ＳｉＯ２膜２０の形状は円柱状の
形状を有していても良い。次に、低温挿入ＣＶＤ法によ
り全面にＰを数％含有した第２導電性膜となるポリＳｉ
膜２１を堆積する（工程２）。その後、ＣＶＤ法により
第３絶縁膜となるＳｉＯ２膜２２を全面に堆積する（工
程３）。
【００２３】次に図８では、ＳｉＯ２膜２２を異方性エ
ッチングし、ＳｉＯ２膜のサイドウォ−ル２３を形成す
る（工程４）。その後、低温挿入ＣＶＤ法により全面に
Ｐを数％含有したポリＳｉ膜２４を堆積する（工程５）
。
ッチングし、ＳｉＯ２膜のサイドウォ−ル２３を形成す
る（工程４）。その後、低温挿入ＣＶＤ法により全面に
Ｐを数％含有したポリＳｉ膜２４を堆積する（工程５）
。
【００２４】次に図９では、ポリＳｉ膜２４、ポリＳｉ
膜２１及び下地ポリＳｉ膜１９の膜厚相当分を異方性エ
ッチングすることにより、直立した電荷蓄積電極の側壁
部８−１，８−２、及び電荷蓄積電極の底面部８−３を
形成する（工程６）。ここで、ポリＳｉ膜１９，２１，
２４の異方性エッチング工程６の前に、ＳｉＯ２膜の堆
積工程３からポリＳｉ膜の堆積工程５を繰り返し、異方
性エッチング工程６のエッチング膜厚をポリＳｉ膜２１
の堆積工程２以降に堆積したポリＳｉの全膜厚及びポリ
Ｓｉ膜１９の膜厚相当分にしてエッチングしてもよく、
繰り返したことにより、繰り返した回数分の直立した電
荷蓄積電極の側壁部が得られ、その分セルの電荷蓄積電
極の表面積が増加し、セルの容量が増加する。
膜２１及び下地ポリＳｉ膜１９の膜厚相当分を異方性エ
ッチングすることにより、直立した電荷蓄積電極の側壁
部８−１，８−２、及び電荷蓄積電極の底面部８−３を
形成する（工程６）。ここで、ポリＳｉ膜１９，２１，
２４の異方性エッチング工程６の前に、ＳｉＯ２膜の堆
積工程３からポリＳｉ膜の堆積工程５を繰り返し、異方
性エッチング工程６のエッチング膜厚をポリＳｉ膜２１
の堆積工程２以降に堆積したポリＳｉの全膜厚及びポリ
Ｓｉ膜１９の膜厚相当分にしてエッチングしてもよく、
繰り返したことにより、繰り返した回数分の直立した電
荷蓄積電極の側壁部が得られ、その分セルの電荷蓄積電
極の表面積が増加し、セルの容量が増加する。
【００２５】次に図１０（ａ）では、ＳｉＯ２膜２０、
及び酸化膜のサイドウォール２３を例えばウエットエッ
チングで除去する。この時、層間絶縁膜７もエッチング
されるので、ＳｉＯ２膜２０、及び２３として常圧ＣＶ
Ｄ法を用いて形成されたＢＰＳＧ等のエッチングされや
すい膜を選ぶ必要がある。または工程１において層間絶
縁膜７の堆積後、エッチング・ストッパ−としてＳｉ３
Ｎ４膜を堆積してもよい。前記ポリＳｉ膜８−１、８−
２及び８−３が電荷蓄積電極８を構成する。その後電荷
蓄積電極８上に容量絶縁膜２５を形成する。容量絶縁膜
２５はＣＶＤ法によるＳｉ３Ｎ４膜と熱ＳｉＯ２膜の（
電荷蓄積電極の表面上の自然酸化膜も含めて）３層膜（
ＯＮＯ膜）で形成する。または熱ＳｉＯ２膜の１層膜、
またはＴａＯ５膜等の他の誘電体膜でもよい。その上に
、Ｐを数％含有したポリＳｉ膜２６をＣＶＤ法により堆
積する。
及び酸化膜のサイドウォール２３を例えばウエットエッ
チングで除去する。この時、層間絶縁膜７もエッチング
されるので、ＳｉＯ２膜２０、及び２３として常圧ＣＶ
Ｄ法を用いて形成されたＢＰＳＧ等のエッチングされや
すい膜を選ぶ必要がある。または工程１において層間絶
縁膜７の堆積後、エッチング・ストッパ−としてＳｉ３
Ｎ４膜を堆積してもよい。前記ポリＳｉ膜８−１、８−
２及び８−３が電荷蓄積電極８を構成する。その後電荷
蓄積電極８上に容量絶縁膜２５を形成する。容量絶縁膜
２５はＣＶＤ法によるＳｉ３Ｎ４膜と熱ＳｉＯ２膜の（
電荷蓄積電極の表面上の自然酸化膜も含めて）３層膜（
ＯＮＯ膜）で形成する。または熱ＳｉＯ２膜の１層膜、
またはＴａＯ５膜等の他の誘電体膜でもよい。その上に
、Ｐを数％含有したポリＳｉ膜２６をＣＶＤ法により堆
積する。
【００２６】次に図１（ａ）では、フォトリソグラフィ
工程によりパタ−ニングを行い、ドライエッチングによ
りセルのプレ−ト電極１０及び容量絶縁膜９を形成する
。プレ−ト電極１０としては、ポリＳｉ以外に、タング
ステンや、シリサイド等の他の導電膜を用いてもよいこ
とは言うまでもない。
工程によりパタ−ニングを行い、ドライエッチングによ
りセルのプレ−ト電極１０及び容量絶縁膜９を形成する
。プレ−ト電極１０としては、ポリＳｉ以外に、タング
ステンや、シリサイド等の他の導電膜を用いてもよいこ
とは言うまでもない。
【００２７】また工程２の後、工程３から工程６の代わ
りに以下に示す他の方法を用いてもよい。
りに以下に示す他の方法を用いてもよい。
【００２８】まず図１１では、第２導電性膜となるポリ
Ｓｉ膜２１堆積後（工程２）、ポリＳｉ膜２１の膜厚分
だけ異方性エッチングすることにより電荷蓄積電極の側
壁部８ー１を形成する（工程７）。
Ｓｉ膜２１堆積後（工程２）、ポリＳｉ膜２１の膜厚分
だけ異方性エッチングすることにより電荷蓄積電極の側
壁部８ー１を形成する（工程７）。
【００２９】次に図１２では、ＣＶＤ法により第３絶縁
膜となるＳｉＯ２膜を堆積後、異方性エッチングにより
酸化膜のサイドウォール２３を形成する（工程８）。
膜となるＳｉＯ２膜を堆積後、異方性エッチングにより
酸化膜のサイドウォール２３を形成する（工程８）。
【００３０】その後図１３では、第３導電性膜となるポ
リＳｉ膜２４を堆積後、ポリＳｉ膜２４及び１９の膜厚
分だけ異方性エッチングを行い電荷蓄積電極の側壁部８
ー２及び電荷蓄積電極の底面部８ー３を形成する（工程
９）。
リＳｉ膜２４を堆積後、ポリＳｉ膜２４及び１９の膜厚
分だけ異方性エッチングを行い電荷蓄積電極の側壁部８
ー２及び電荷蓄積電極の底面部８ー３を形成する（工程
９）。
【００３１】ここで工程９の前に工程２、７、８をこの
順番で繰り返すことにより、電荷蓄積電極の側壁部を増
加することが可能である。また上記工程２の後、工程３
から工程６の方法を用いると、酸化膜のサイドウオール
２３の底面から電荷蓄積電極の側壁部８−２の上端まで
の高さが酸化膜２０の底面から電荷蓄積電極の側壁部８
−１の上端までの高さに比べ小さくなり、工程６の前に
、堆積工程３から工程５を繰り返していくと、いずれ最
外周の電荷蓄積電極の隣接する酸化膜のサイドウオール
の底面と最外周の電荷蓄積電極の上端までの高さが同じ
になり、それ以降の繰り返し工程が不可能となる。しか
し、上記工程２の後、工程７から工程９の方法を用いる
と、酸化膜のサイドウオール２３の底面から電荷蓄積電
極の側壁部８−２の上端までの高さと、酸化膜２０の底
面から電荷蓄積電極の側壁部８−１の上端までの高さが
同じになり、工程９の前に工程２、７、８をこの順番で
無限に繰り返しても問題にならない。次に図１０（ｂ）
では、図１０（ａ）と同様の工程を用いる。
順番で繰り返すことにより、電荷蓄積電極の側壁部を増
加することが可能である。また上記工程２の後、工程３
から工程６の方法を用いると、酸化膜のサイドウオール
２３の底面から電荷蓄積電極の側壁部８−２の上端まで
の高さが酸化膜２０の底面から電荷蓄積電極の側壁部８
−１の上端までの高さに比べ小さくなり、工程６の前に
、堆積工程３から工程５を繰り返していくと、いずれ最
外周の電荷蓄積電極の隣接する酸化膜のサイドウオール
の底面と最外周の電荷蓄積電極の上端までの高さが同じ
になり、それ以降の繰り返し工程が不可能となる。しか
し、上記工程２の後、工程７から工程９の方法を用いる
と、酸化膜のサイドウオール２３の底面から電荷蓄積電
極の側壁部８−２の上端までの高さと、酸化膜２０の底
面から電荷蓄積電極の側壁部８−１の上端までの高さが
同じになり、工程９の前に工程２、７、８をこの順番で
無限に繰り返しても問題にならない。次に図１０（ｂ）
では、図１０（ａ）と同様の工程を用いる。
【００３２】また図１４には電荷容量Ｃの電荷蓄積電極
の高さＨ依存性につき、本実施例と従来例の計算値及び
実験値の比較を示す。ここで電荷蓄積電極の高さＨとは
層間絶縁膜７の上端からプレート電極１０の上端までの
長さとしている。本図から分かるように、本実施例では
従来例に比べて十分大きな電荷容量を持っている。
の高さＨ依存性につき、本実施例と従来例の計算値及び
実験値の比較を示す。ここで電荷蓄積電極の高さＨとは
層間絶縁膜７の上端からプレート電極１０の上端までの
長さとしている。本図から分かるように、本実施例では
従来例に比べて十分大きな電荷容量を持っている。
【００３３】図１５は本実施例の電荷容量Ｃの電圧依存
性を示している。プレート電圧が−２〜＋２Ｖの範囲に
おいてＣの減少は５％以内であり、十分な安定性がある
ことが分かる。なおＣ０はプレート電圧が０Ｖのときの
値である。
性を示している。プレート電圧が−２〜＋２Ｖの範囲に
おいてＣの減少は５％以内であり、十分な安定性がある
ことが分かる。なおＣ０はプレート電圧が０Ｖのときの
値である。
【００３４】（実施例２）図１６は本発明の第二実施例
における半導体集積回路装置ＤＲＡＭのメモリ−・セル
の構造断面図を示すものである。
における半導体集積回路装置ＤＲＡＭのメモリ−・セル
の構造断面図を示すものである。
【００３５】図１６（ａ）において、メモリ・セル用の
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極（ワード線）５から構成されている。メモ
リ・セル用キャパシタ・セルは電荷蓄積電極８ー５、８
ー３、８ー４、容量絶縁膜９、及びプレ−ト電極１０か
らなり、電荷は電荷蓄積電極８ー５、８ー３、８ー４に
蓄えられる。ビット線６はポリシリコン膜１６ａと高融
点金属のシリサイド膜１７ａの複合膜からなる。また２
はフィ−ルド酸化膜、７は層間絶縁膜、１３ａは上部絶
縁膜、１５は酸化膜のサイドウォールである。図１６（
ｂ）は図１６（ａ）のＸ−Ｙ断面図である。
ＭＯＳトランジスタは半導体基板１の表面に形成された
ソ−ス領域３、ドレイン領域４、ゲート酸化膜１１ａ及
びゲ−ト電極（ワード線）５から構成されている。メモ
リ・セル用キャパシタ・セルは電荷蓄積電極８ー５、８
ー３、８ー４、容量絶縁膜９、及びプレ−ト電極１０か
らなり、電荷は電荷蓄積電極８ー５、８ー３、８ー４に
蓄えられる。ビット線６はポリシリコン膜１６ａと高融
点金属のシリサイド膜１７ａの複合膜からなる。また２
はフィ−ルド酸化膜、７は層間絶縁膜、１３ａは上部絶
縁膜、１５は酸化膜のサイドウォールである。図１６（
ｂ）は図１６（ａ）のＸ−Ｙ断面図である。
【００３６】図１６に示す構成によれば、電荷蓄積電極
８の底面上に、直立した単一または複数個の互いに分離
された柱状の部分及びそれらを囲む枠状部分を有し、そ
れらの表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。
８の底面上に、直立した単一または複数個の互いに分離
された柱状の部分及びそれらを囲む枠状部分を有し、そ
れらの表面もキャパシタとして使用しているので、キャ
パシタの表面積が大きくなり、従来のスタックト・キャ
パシタ・セルと同じ面積でより大きな電荷容量を得るこ
とができる。
【００３７】次に、本実施例のスタックト・キャパシタ
・セルの製造方法を説明する。図６に示すコンタクト溝
１８形成までは実施例１に示した通りである。
・セルの製造方法を説明する。図６に示すコンタクト溝
１８形成までは実施例１に示した通りである。
【００３８】その後に図１７では、全面にＰを数％含有
した第１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶ
Ｄ法により堆積することによりコンタクト溝１８を埋め
込む。その後Ｐを数％含有した第２導電性膜となるポリ
Ｓｉ膜を低温挿入ＣＶＤ法により堆積した後、フォトリ
ソグラフィ工程、及びドライエッチングにより柱状のポ
リＳｉ８ー４をセル部に形成する。この際、柱状のポリ
Ｓｉ８ー４は単一または複数個の互いに分離されたパタ
ーンを有している。
した第１導電性膜となるポリＳｉ膜１９を低温挿入ＣＶ
Ｄ法により堆積することによりコンタクト溝１８を埋め
込む。その後Ｐを数％含有した第２導電性膜となるポリ
Ｓｉ膜を低温挿入ＣＶＤ法により堆積した後、フォトリ
ソグラフィ工程、及びドライエッチングにより柱状のポ
リＳｉ８ー４をセル部に形成する。この際、柱状のポリ
Ｓｉ８ー４は単一または複数個の互いに分離されたパタ
ーンを有している。
【００３９】その後図１８では、ＣＶＤ法により第２絶
縁膜となるＳｉＯ２膜を全面に堆積した後、ＳｉＯ２膜
を異方性エッチングし、ＳｉＯ２膜のサイドウォ−ル２
６を形成する。
縁膜となるＳｉＯ２膜を全面に堆積した後、ＳｉＯ２膜
を異方性エッチングし、ＳｉＯ２膜のサイドウォ−ル２
６を形成する。
【００４０】その後図１９では、低温挿入ＣＶＤ法によ
り全面にＰを数％含有した第３導電性膜となるポリＳｉ
膜を堆積後、異方性エッチングすることにより、前記柱
状のポリＳｉ膜８ー４を囲む直立した電荷蓄積電極の側
壁部８−５、及び電荷蓄積電極の底面部８−３を形成す
る。ここで、直立した電荷蓄積電極の側壁部８ー５は、
実施例１に示した工程により何重も形成することが可能
である。。
り全面にＰを数％含有した第３導電性膜となるポリＳｉ
膜を堆積後、異方性エッチングすることにより、前記柱
状のポリＳｉ膜８ー４を囲む直立した電荷蓄積電極の側
壁部８−５、及び電荷蓄積電極の底面部８−３を形成す
る。ここで、直立した電荷蓄積電極の側壁部８ー５は、
実施例１に示した工程により何重も形成することが可能
である。。
【００４１】次に図２０では、酸化膜のサイドウォール
２６を例えばウエットエッチングで除去する。その結果
前記ポリＳｉ膜８−５、８−３及び８−４が電荷蓄積電
極８を構成する。その後、実施例１に示したように容量
絶縁膜９、プレート電極１０を形成する。
２６を例えばウエットエッチングで除去する。その結果
前記ポリＳｉ膜８−５、８−３及び８−４が電荷蓄積電
極８を構成する。その後、実施例１に示したように容量
絶縁膜９、プレート電極１０を形成する。
【００４２】なお、実施例１，２では第１導電性膜，第
２導電性膜，第３導電性膜をポリＳｉ膜、第１絶縁膜，
第２絶縁膜，第３絶縁膜をＳｉＯ２としたが、これに限
定されることはなく、第１導電性膜，第２導電性膜，第
３導電性膜としてＷ等の高融点金属，ＷＳｉ２等の高融
点シリサイド膜などの導電性膜を用いてもよく、第１絶
縁膜，第２絶縁膜，第３絶縁膜としてＳｉ３Ｎ４等の絶
縁膜を用いてもよい。さらに第１絶縁膜，第２絶縁膜，
第３絶縁膜として第１導電性膜，第２導電性膜，第３導
電性膜で用いた導電性膜以外の導電性膜を用いてもよい
。例えば、第１導電性膜，第２導電性膜，第３導電性膜
をポリＳｉ膜とした場合、第１絶縁膜，第２絶縁膜，第
３絶縁膜をＷ等の高融点金属等の被着膜を用いることが
出来る。
２導電性膜，第３導電性膜をポリＳｉ膜、第１絶縁膜，
第２絶縁膜，第３絶縁膜をＳｉＯ２としたが、これに限
定されることはなく、第１導電性膜，第２導電性膜，第
３導電性膜としてＷ等の高融点金属，ＷＳｉ２等の高融
点シリサイド膜などの導電性膜を用いてもよく、第１絶
縁膜，第２絶縁膜，第３絶縁膜としてＳｉ３Ｎ４等の絶
縁膜を用いてもよい。さらに第１絶縁膜，第２絶縁膜，
第３絶縁膜として第１導電性膜，第２導電性膜，第３導
電性膜で用いた導電性膜以外の導電性膜を用いてもよい
。例えば、第１導電性膜，第２導電性膜，第３導電性膜
をポリＳｉ膜とした場合、第１絶縁膜，第２絶縁膜，第
３絶縁膜をＷ等の高融点金属等の被着膜を用いることが
出来る。
【００４３】
【発明の効果】以上説明したように、本発明のスタック
ト・キャパシタ・セルによれば、電荷蓄積電極の底面に
直立した枠状部分を少なくとも２重以上、あるいは単一
あるいは互いに分離した複数個の柱状部分を持つことが
でき、その表面もキャパシタとして使用でき、従来のス
タックト・キャパシタ・セルと同一のセル面積でより大
きな電荷容量を得ることができ、その実用的効果は大き
い。また本発明のその製造方法によれば、導電性膜と被
着膜の堆積と異方性エッチングを繰り返すことによりセ
ルファラインでキャパシタを容易に形成できる。
ト・キャパシタ・セルによれば、電荷蓄積電極の底面に
直立した枠状部分を少なくとも２重以上、あるいは単一
あるいは互いに分離した複数個の柱状部分を持つことが
でき、その表面もキャパシタとして使用でき、従来のス
タックト・キャパシタ・セルと同一のセル面積でより大
きな電荷容量を得ることができ、その実用的効果は大き
い。また本発明のその製造方法によれば、導電性膜と被
着膜の堆積と異方性エッチングを繰り返すことによりセ
ルファラインでキャパシタを容易に形成できる。
【図１】本発明の実施例１における半導体集積回路装置
のメモリ・セルの構造を示す断面図
のメモリ・セルの構造を示す断面図
【図２】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図３】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図４】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図５】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図６】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図７】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図８】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図９】同実施例における図１に至るまでの製造工程を
示した一部断面図
示した一部断面図
【図１０】同実施例における図１に至るまでの製造工程
を示した一部断面図
を示した一部断面図
【図１１】同実施例における図１に至るまでの他の製造
工程を示した一部断面図
工程を示した一部断面図
【図１２】同実施例における図１に至るまでの他の製造
工程を示した一部断面図
工程を示した一部断面図
【図１３】同実施例における図１に至るまでの他の製造
工程を示した一部断面図
工程を示した一部断面図
【図１４】同実施例と従来例における電荷容量の電荷蓄
積電極の高さ依存性を示す特性図
積電極の高さ依存性を示す特性図
【図１５】同実施例における電荷容量の電圧依存性を示
す特性図
す特性図
【図１６】本発明の実施例２における半導体集積回路装
置のメモリ・セルの構造を示す断面図
置のメモリ・セルの構造を示す断面図
【図１７】同実施例における図１６に至るまでの製造工
程を示した一部断面図
程を示した一部断面図
【図１８】同実施例における図１６に至るまでの製造工
程を示した一部断面図
程を示した一部断面図
【図１９】同実施例における図１に至るまでの製造工程
を示した一部断面図
を示した一部断面図
【図２０】同実施例における図１６に至るまでの製造工
程を示した一部断面図
程を示した一部断面図
【図２１】従来の半導体集積回路装置のメモリ・セルの
構造を示す断面図
構造を示す断面図
１ 半導体基板
３ ソ−ス領域
４ ドレイン領域
５ ゲ−ト電極及びワ−ド線
６ ビット線
７ 層間絶縁膜
８ 電荷蓄積電極
９ 容量絶縁膜
１０ プレ−ト電極
１１ａ ゲ−ト酸化膜
２５ 容量絶縁膜
Claims (9)
- 【請求項１】半導体基板上に形成され、前記半導体基板
と接触すると共に電荷を蓄積する電荷蓄積電極、容量絶
縁膜、及び対向電極をなすプレ−ト電極の積層した構造
を有するスタックト・キャパシタ・セルを備えた半導体
集積回路装置であって、前記電荷蓄積電極は底面部と底
面部の表面上に直立した少なくとも２重の枠状部分を有
する形状をしており、前記底面全体、及び前記枠状部分
の表面全体に前記容量絶縁膜、及び対向する前記プレ−
ト電極を設けてキャパシタを構成したことを特徴とする
半導体集積回路装置。 - 【請求項２】半導体基板上に形成され、前記半導体基板
と接触すると共に電荷を蓄積する電荷蓄積電極、容量絶
縁膜、及び対向電極をなすプレ−ト電極の積層した構造
を有するスタックト・キャパシタ・セルを備えた半導体
集積回路装置であって、前記電荷蓄積電極は底面部と底
面部の表面上に直立した柱状部分とそれを囲む枠状部分
を有する形状をしており、前記底面全体、及び前記枠状
部分の表面全体に前記容量絶縁膜、及び対向する前記プ
レ−ト電極を設けてキャパシタを構成したことを特徴と
する半導体集積回路装置。 - 【請求項３】半導体基板上に形成された絶縁膜と、前記
半導体基板表面とのコンタクト溝を前記絶縁膜に形成し
、前記コンタクト溝内部と前記絶縁膜表面上に第１導電
性膜を形成する工程と、前記第１導電性膜上に第１被着
膜を形成する工程と、前記第１被着膜を所望のパターン
に形成することにより側壁を有する形状とする工程と、
前記第１被着膜の側壁及び表面上、及び前記第１導電性
膜の露出した表面上に第２導電性膜を形成する工程と、
その後全面に第２被着膜を形成し、前記第２被着膜を異
方性エッチングし、前記第２導電性膜の側壁の周囲にの
み第２被着膜を残置させる工程と、その後全面に第３導
電性膜を形成し、前記第３導電性膜と前記第２導電性膜
を異方性エッチングして、前記第２被着膜の側壁の周囲
にのみ前記第３導電性膜を、前記第１被着膜の側壁の周
囲にのみ前記第２導電性膜を残置させ電荷蓄積電極を形
成する工程と、前記第１被着膜、及び前記第２被着膜を
除去する工程と、前記電荷蓄積電極に容量被着膜を形成
する工程と、プレ−ト電極を形成する工程とを備えた半
導体集積回路装置の製造方法。 - 【請求項４】半導体基板上に形成された絶縁膜と、前記
半導体基板表面とのコンタクト溝を前記絶縁膜に形成し
、前記コンタクト溝内部と前記絶縁膜表面上に第１導電
性膜を形成する工程と、前記第１導電性膜上に第１被着
膜を形成する工程と、前記第１被着膜を所望のパターン
に形成することにより側壁を有する形状とする工程と、
前記第１被着膜の側壁及び表面上、及び前記第１導電性
膜の露出した表面上に第２導電性膜を形成する工程と、
前記第２導電性膜を異方性エッチングして、前記第１被
着膜の側壁の周囲にのみ前記第２導電性膜を残置させる
工程と、その後全面に第２被着膜を形成し、前記第２被
着膜を異方性エッチングし、前記第２導電性膜の側壁の
周囲にのみ第２被着膜を残置させる工程と、その後全面
に第３導電性膜を形成し、前記第３導電性膜を異方性エ
ッチングして、前記第２被着膜の側壁の周囲にのみ前記
第３導電性膜を、前記第１被着膜の側壁の周囲にのみ前
記第２導電性膜を残置させ電荷蓄積電極を形成する工程
と、前記第１被着膜、及び前記第２被着膜を除去する工
程と、前記電荷蓄積電極に容量被着膜を形成する工程と
、プレ−ト電極を形成する工程とを備えた半導体集積回
路装置の製造方法。 - 【請求項５】半導体基板上に形成された絶縁膜と、前記
半導体基板表面とのコンタクト溝を前記絶縁膜に形成し
、前記コンタクト溝内部と前記絶縁膜表面上に第１導電
性膜を形成する工程と、前記第１導電性膜上に第２導電
性膜を形成する工程と、前記第２導電性膜を所望のパタ
ーンに形成することにより柱状の形状とする工程と、そ
の後全面に被着膜を形成し、前記被着膜を異方性エッチ
ングし、前記第２導電性膜の側壁の周囲にのみ被着膜を
残置させる工程と、その後全面に第３導電性膜を形成し
、前記前記第３導電性膜を異方性エッチングして、前記
被着膜の側壁の周囲にのみ前記第２導電性膜を、前記被
着膜の側壁の周囲にのみ前記第３導電性膜を残置させ電
荷蓄積電極を形成する工程と、前記被着膜を除去する工
程と、前記電荷蓄積電極に容量被着膜を形成する工程と
、プレ−ト電極を形成する工程とを備えた半導体集積回
路装置の製造方法。 - 【請求項６】請求項３、請求項４、請求項５のいずれか
に記載の導電性膜をポリＳｉ膜、被着膜を酸化膜とする
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】半導体基板上に形成された第１絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記第１絶縁膜
に形成し、前記コンタクト溝内部と前記第１絶縁膜表面
上に第１導電性膜を形成する工程と、前記第１導電性膜
上に第２絶縁膜を形成する工程と、前記第２絶縁膜を所
望のパターンに形成することにより側壁を有する形状と
する工程と、前記第２絶縁膜の側壁及び表面上、及び前
記第１導電性膜の露出した表面上に第２導電性膜を形成
する工程と、その後全面に第３絶縁膜を形成し、前記第
３絶縁膜を異方性エッチングし、前記第２導電性膜の側
壁の周囲にのみ第３絶縁膜を残置させる工程と、その後
全面に第３導電性膜を形成し、前記第３導電性膜と前記
第２導電性膜を異方性エッチングして、前記第３絶縁膜
の側壁の周囲にのみ前記第３導電性膜を、前記第２絶縁
膜の側壁の周囲にのみ前記第２導電性膜を残置させ電荷
蓄積電極を形成する工程と、前記第２絶縁膜、及び前記
第３絶縁膜を除去する工程と、前記電荷蓄積電極に容量
絶縁膜を形成する工程と、プレ−ト電極を形成する工程
とを備えた半導体集積回路装置の製造方法。 - 【請求項８】半導体基板上に形成された第１絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記第１絶縁膜
に形成し、前記コンタクト溝内部と前記第１絶縁膜表面
上に第１導電性膜を形成する工程と、前記第１導電性膜
上に第２絶縁膜を形成する工程と、前記第２絶縁膜を所
望のパターンに形成することにより側壁を有する形状と
する工程と、前記第２絶縁膜の側壁及び表面上、及び前
記第１導電性膜の露出した表面上に第２導電性膜を形成
する工程と、前記第２導電性膜を異方性エッチングして
、前記第２絶縁膜の側壁の周囲にのみ前記第２導電性膜
を残置させる工程と、その後全面に第３絶縁膜を形成し
、前記第３絶縁膜を異方性エッチングし、前記第２導電
性膜の側壁の周囲にのみ第３絶縁膜を残置させる工程と
、その後全面に第３導電性膜を形成し、前記第３導電性
膜を異方性エッチングして、前記第３絶縁膜の側壁の周
囲にのみ前記第３導電性膜を、前記第２絶縁膜の側壁の
周囲にのみ前記第２導電性膜を残置させ電荷蓄積電極を
形成する工程と、前記第２絶縁膜、及び前記第３絶縁膜
を除去する工程と、前記電荷蓄積電極に容量絶縁膜を形
成する工程と、プレ−ト電極を形成する工程とを備えた
半導体集積回路装置の製造方法。 - 【請求項９】半導体基板上に形成された第１絶縁膜と、
前記半導体基板表面とのコンタクト溝を前記第１絶縁膜
に形成し、前記コンタクト溝内部と前記第１絶縁膜表面
上に第１導電性膜を形成する工程と、前記第１導電性膜
上に第２導電性膜を形成する工程と、前記第２導電性膜
を所望のパターンに形成することにより柱状の形状とす
る工程と、その後全面に第２絶縁膜を形成し、前記第２
絶縁膜を異方性エッチングし、前記第２導電性膜の側壁
の周囲にのみ第２絶縁膜を残置させる工程と、その後全
面に第３導電性膜を形成し、前記前記第３導電性膜を異
方性エッチングして、前記第２絶縁膜の側壁の周囲にの
み前記第２導電性膜を、前記第２絶縁膜の側壁の周囲に
のみ前記第３導電性膜を残置させ電荷蓄積電極を形成す
る工程と、前記第２絶縁膜を除去する工程と、前記電荷
蓄積電極に容量絶縁膜を形成する工程と、プレ−ト電極
を形成する工程とを備えた半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03075041A JP3120462B2 (ja) | 1990-04-10 | 1991-04-08 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9572990 | 1990-04-10 | ||
| JP2-95729 | 1990-04-10 | ||
| JP03075041A JP3120462B2 (ja) | 1990-04-10 | 1991-04-08 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218954A true JPH04218954A (ja) | 1992-08-10 |
| JP3120462B2 JP3120462B2 (ja) | 2000-12-25 |
Family
ID=26416197
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03075041A Expired - Fee Related JP3120462B2 (ja) | 1990-04-10 | 1991-04-08 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120462B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH07147331A (ja) * | 1993-07-14 | 1995-06-06 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置及びその製造方法 |
| US5912485A (en) * | 1996-08-16 | 1999-06-15 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740480A (ja) * | 1993-07-30 | 1995-02-10 | Ikeda Bussan Co Ltd | ダンボールおよび内装基材 |
-
1991
- 1991-04-08 JP JP03075041A patent/JP3120462B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH07147331A (ja) * | 1993-07-14 | 1995-06-06 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置及びその製造方法 |
| US5912485A (en) * | 1996-08-16 | 1999-06-15 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3120462B2 (ja) | 2000-12-25 |
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