JPH04249363A - 高集積半導体メモリ装置の製造方法 - Google Patents

高集積半導体メモリ装置の製造方法

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JPH04249363A
JPH04249363A JP3129636A JP12963691A JPH04249363A JP H04249363 A JPH04249363 A JP H04249363A JP 3129636 A JP3129636 A JP 3129636A JP 12963691 A JP12963691 A JP 12963691A JP H04249363 A JPH04249363 A JP H04249363A
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semiconductor memory
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integrated semiconductor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に係り、特にスタック形キャパシタ構造を
有するメモリセルにおいて、そのセルキャパシタンスを
増加させるためにキャパシタのストリッジ電極構造を改
良した高集積半導体メモリ装置及びその製造方法に関す
る。
【０００２】
【従来の技術】メモリセル面積の縮小によるセルキャパ
シタンスの減少は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の集積度を高める
上での深刻な障害要因であって、メモリセルの読み出し
能力を低下させ、ソフトエラー率を増加させるのみなら
ず、低電圧での素子動作を困難にして作動時の消費電力
を増加させるので、半導体メモリ装置の高集積化のため
には必ず解決すべき問題である。
【０００３】通常、約１．５μｍ２のメモリセル面積を
有する６４ＭビットＤＲＡＭにおいて、一般の２次元的
なスタック形メモリセルを使用した場合、たとえＴａ２
Ｏ５のような高誘電率の物質を使用したとしても十分な
キャパシタンスが得られないので、３次元的構造のスタ
ック形キャパシタを提案してキャパシタンスの向上を図
っている。二重スタック（Ｄｏｕｂｌｅ　ｓｔａｃｋ）
構造、フィン（Ｆｉｎ）　構造、円筒形電極（Ｃｙｌｉ
ｎｄｒｉｃａｌ　ｅｌｅｃｔｒｏｄｅ）　構造、スプレ
ッドスタック（Ｓｐｒｅａｄｓｔａｃｋ）構造及びボッ
クス（Ｂｏｘ）　構造は、メモリセルのセルキャパシタ
ンス増加のために提案された３次元的な構造のストリッ
ジ電極である。
【０００４】３次元的なスタック形セルキャパシタ構造
において、特に円筒構造は、円筒の外面のみならず内面
まで有効キャパシタ領域として利用できるため、６４Ｍ
ビット以上に高集積されるメモリセルに適合した構造と
して採用されている。現在では、単純な円筒構造からさ
らに改善されて円筒内部に円柱を付加することによって
、円筒の外面及び内面のみならず円筒の内部に含まれる
円柱の外面まで有効キャパシタ領域として利用できるよ
うにしたリング構造を具備するスタック形キャパシタ（
Ａ　Ｓｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅｌｌ　
Ｗｉｔｈ　Ｒｉｎｇ　Ｓｔｒｕｃｔｕｒｅ；１９９０，
２２ｎｄ　ｃｏｎｆｅｒｅｎｃｅｏｎ　ＳＳＤＭ，Ｐａ
ｒｔ　１，　８３３〜８３６　項参照）が提案されてい
る。
【０００５】図１Ａ〜図３Ｇは、内部に１個の円柱電極
を含む円筒形ストリッジ電極を形成するための工程順序
を示した工程断面図である。ソース１４、ドレイン１６
及びゲート電極１８を具備したトランジスタと、このト
ランジスタのドレイン領域上に形成された埋没形ビット
ライン２０とを有する半導体基板１０上に、層間絶縁膜
１９及び窒化膜２２を順次積層した後（図１Ａ）、ソー
ス領域上に堆積された層間絶縁膜１９及び窒化膜２２を
エッチングにより選択的に除去してコンタクトホール２
４を形成する（図１Ｂ）。
【０００６】次いで、このコンタクトホール２４の孔を
埋めながら窒化膜２２上に所定の厚さの第１多結晶シリ
コン層２６を堆積し、この上に酸化膜を積層した後、円
筒内部に柱を形成するためにこの酸化膜をパターニング
することによって酸化膜パターン２８を形成する（図１
Ｃ）。
【０００７】次いで、この酸化膜パターン２８をマスク
として第１多結晶シリコン層２６を所定の深さまでエッ
チング除去することによって柱電極２６ａ　を形成した
後、残った第１多結晶シリコン層上に酸化膜パターン２
８とエッチング選択比が異なる絶縁層を堆積し、この絶
縁層を異方性エッチングにより除去する。この時、絶縁
層の一部は除去されずに残り酸化膜パターン２８及び柱
電極２６ａ　の側壁にスペーサ３０が形成される（図２
Ｄ）。
【０００８】次いで、酸化膜パターン２８、スペーサ３
０及び柱電極２６ａ　が形成された半導体基板上の全面
に第２多結晶シリコン層を堆積した後、第１及び第２多
結晶シリコン層に異方性エッチングを施して、スペーサ
３０の側壁に第２多結晶シリコンよりなるもう一つのス
ペーサを形成することによって円筒電極３２を形成し（
図２Ｅ）、その後、ウェットエッチングにより酸化膜パ
ターン２８及びスペーサ３０を除去することによって柱
電極２６ｂ　と円筒電極３２からなるストリッジ電極Ｓ
１、Ｓ２を形成する（図２Ｆ）。
【０００９】次いで、ストリッジ電極Ｓ１、Ｓ２上の全
面に誘電体膜３４を塗布した後、第３多結晶シリコン３
６を半導体基板上の全面に堆積して、リング構造を有す
るスタック形キャパシタを形成する（図３Ｇ）。
【００１０】このような構造をもつ高集積半導体メモリ
装置は、円筒電極３２の内部に柱電極２６ｂ　を形成す
ることによって、円筒電極３２の外面及び内面のみなら
ず柱電極２６ｂの外面まで有効キャパシタ領域として利
用できるようになり、その結果、セルキャパシタンスを
増加させることができるので、６４ＭビットＤＲＡＭセ
ルを実現する有力なモデルとして採択されている。
【００１１】
【発明が解決しようとする課題】しかし、円筒電極３２
と柱電極２６ｂ　を有する上記メモリ装置にあっては、
円筒電極３２と柱電極２６ｂ　とが同一層の導電物質で
構成されず、それぞれの電極を構成する導電物質が層を
異にして形成されるので、工程において不便さがある。
【００１２】また、円筒電極３２は第２多結晶シリコン
層に異方性エッチングを施しスペーサ３０の側壁に二重
のスペーサを作って形成するが、これは、多結晶シリコ
ンのエッチングされる程度がウェーハ内において均一で
なく、ウェーハの縁部と中央部とで円筒電極３２の高さ
が違ってくるため同一ウェーハ内でもセルキャパシタン
スの値が異なる可能性がある。通常、エッチング対象物
が多結晶シリコンの場合、エッチング速度はウェーハの
縁部と中央部とで異なるので、ウェーハの中央部でのス
トリッジ電極は図３Ｈの断面図のように形成される場合
があり、そのため、予想するセルキャパシタンスの値よ
りさらに低い値しか得られない虞があった。
【００１３】さらに、円筒電極３２はスペーサ３０の側
壁にもう一つのスペーサを形成して作られるので、二重
の異方性エッチングにより円筒電極の先が尖って形成さ
れ、この先部分に塗布される誘電体膜が絶縁破壊（Ｂｒ
ｅａｋｄｏｗｎ）される現象が生じやすく、そのため、
素子の電気的特性、歩留り及び信頼性の低下をもたらす
虞がある。
【００１４】本発明の目的は、従来の技術の色々な問題
点を解決して、６４Ｍビット以上のＤＲＡＭで要求され
るセルキャパシタンスを十分に満たし得るストリッジ電
極構造を有する高集積半導体メモリ装置を提供すること
である。
【００１５】本発明の他の目的は、このような高集積半
導体メモリ装置を製造するのに適したその製造方法を提
供することである。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置であって、前記キ
ャパシタは、前記トランジスタのソース領域に接し、１
つ以上のバーより構成された柱電極部と前記柱電極部を
取り囲む外郭電極部とそれぞれ前記柱電極部及び外郭電
極部を連結する下部電極部とからなるストリッジ電極と
、前記ストリッジ電極の全面に形成された誘電体膜と、
前記誘電体膜上に形成されたプレート電極とを有するこ
とを特徴する。
【００１７】また、上記した他の目的を達成するための
本発明は、半導体基板上に１つのトランジスタと１つの
キャパシタよりなるメモリセルをマトリックス状に形成
してなる高集積半導体メモリ装置のキャパシタ製造方法
であって、前記トランジスタが形成された前記半導体基
板上に第１導電層を形成する工程と、前記第１導電層上
に第１物質を形成する工程と、前記第１物質を所望のパ
ターンにパターニングする工程と、前記パターンが形成
された前記第１導電層上に第２物質を形成する工程と、
前記第２物質上に第３物質を形成する工程と、前記第３
物質をエッチングしてスペーサを形成する工程と、前記
スペーサをマスクとして前記第２物質をエッチングする
工程と、前記第１物質及び前記スペーサの下部に残され
た前記第２物質をマスクとして前記第１導電層を所定の
深さまでエッチングする工程と、前記第１導電層を選択
的に除去して各セル単位にストリッジ電極を形成する工
程と、前記ストリッジ電極上に残存する物質を除去する
工程と、前記ストリンジ電極上に誘電体膜を形成する工
程と、前記ストリンジ電極が形成された前記半導体基板
上に第２導電層を形成してプレート電極を形成する工程
とを有することを特徴とする。
【００１８】さらに、上記した他の目的を達成するため
の他の本発明は、半導体基板上に１つのトランジスタと
１つのキャパシタよりなるメモリセルをマトリックス状
に形成してなる高集積半導体メモリ装置のキャパシタ製
造方法であって、前記トランジスタが形成された前記半
導体基板上に第１導電層を形成する工程と、前記第１導
電層上に第１物質を形成する工程と、前記第１物質を所
望のパターンにパターニングする工程と、前記パターン
が形成された前記第１導電層上に第２物質を形成する工
程と、前記第２物質上に第３物質を形成する工程と、前
記第３物質をエッチングしてスペーサを形成する工程と
、前記スペーサをマスクとして前記第２物質をエッチン
グする工程と、前記第１物質及び前記スペーサの下部に
残された前記第２物質をマスクとして前記第１導電層を
所定の深さまでエッチングする工程と、前記半導体基板
上に第４物質を形成する工程と、前記第４物質を選択的
に除去した後これをマスクとして前記第１導電層をエッ
チングして各セル単位にストリッジ電極を形成する工程
と、前記第１導電層が選択的に除去された空間に第５物
質を導入する工程と、前記第５物質を保護膜として前記
ストリッジ電極上に残存する物質を除去した後前記第５
物質を除去する工程と、前記ストリッジ電極上に誘電体
膜を形成する工程と、前記ストリッジ電極が形成された
前記半導体基板上に第２導電層を形成してプレート電極
を形成する工程とを有することを特徴とする。
【００１９】また、上記した他の目的を達成するための
さらに他の本発明は、半導体基板上に１つのトランジス
タと１つのキャパシタよりなるメモリセルをマトリック
ス状に形成してなる高集積半導体メモリ装置のキャパシ
タ製造方法であって、前記トランジスタが形成された前
記半導体基板上に平坦化層、エッチング阻止層及び絶縁
層を順次形成する工程と、前記絶縁層上に所定の厚さで
第１導電層を形成する工程と、前記第１導電層上に第１
物質を形成する工程と、前記第１物質を所望のパターン
にパターニングする工程と、前記パターンが形成された
前記第１導電層上に第２物質を形成する工程と、前記第
２物質上に第３物質を形成する工程と、前記第３物質を
エッチングしてスペーサを形成する工程と、前記スペー
サをマスクとして前記第２物質をエッチングする工程と
、前記第１物質及び前記スペーサの下部に残された前記
第２物質をマスクとして前記第１導電層を所定の深さま
でエッチングする工程と、前記第１導電層を選択的に除
去して各セル単位にストリッジ電極を形成する工程と、
前記ストリッジ電極の上部及び下部に残存する物質を除
去する工程と、前記ストリッジ電極上に誘電体膜を形成
する工程と、前記ストリッジ電極が形成された前記半導
体基板上に第２導電層を形成してプレート電極を形成す
る工程とを有することを特徴とする。
【００２０】
【作用】本発明による高集積半導体メモリ装置では、１
つの導電層上に柱電極形成のための１つ以上のパターン
を形成し、このパターンの周囲にスペーサを作りこのパ
ターンとスペーサを用いて導電層をエッチングすること
によってストリッジ電極が形成されるので、従来スペー
サ自体がストリッジ電極を構成して尖った先部分におい
て漏れ電流が発生することが解決される。また、ストリ
ッジ電極が１つの導電層より作られるので、従来のエッ
チング不均一による同一ウェーハ内でのセルキャパシタ
ンスの不均一性を減少させ得る。さらに、１つの導電層
で電極を構成するので多層の連結による工程の複雑さが
低減されるほか、柱電極の個数をパターンにより自由自
在に調節できるのでＭＢＣセル（Ｍｕｌｔｉ−Ｂａｒ−
Ｃｙｌｉｎｄｅｒ　ＳｔａｃｋＣａｐａｃｉｔｏｒ　Ｃ
ｅｌｌ）　のセルキャパシタンスを増加させることがで
き、６４Ｍビット以上のＤＲＡＭセルに適合したセルキ
ャパシタンスが確保できる。
【００２１】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。図４は、本発明の一実施例に係る高集積半
導体メモリ装置の概略的な断面斜視図である。同図にお
いて、半導体基板１０上のフィールド酸化膜１２の間に
は一対のトランジスタＴ１、Ｔ２が形成され、この一対
のトランジスタは、ドレイン領域１６を互いに共有し、
それぞれソース領域１４及びゲート電極１８を有する。 このとき、ゲート電極１８は柱状に伸びてワードライン
（Ｗｏｒｄ　ｌｉｎｅ）　に提供される一方、ドレイン
領域１６にはビットライン２０が連結され、またトラン
ジスタＴ１、Ｔ２の各ソース領域１４にはストリッジ電
極Ｓ１、Ｓ２がそれぞれ連結されている。
【００２２】この各ストリッジ電極Ｓ１、Ｓ２は、下部
電極部１００ｃ、円筒電極部１００ａ及び柱電極部１０
０ｂより構成されている。下部電極部１００ｃはそれぞ
れのメモリセル領域に個々に形成され、各メモリセルを
構成するトランジスタのソース領域１４と連結する一方
、その両側は横方向にそれぞれフィールド酸化膜１２上
及びビットライン２０上にまで伸長している。円筒電極
部１００ａは下部電極部１００ｃの縁部においてこれと
垂直に形成され、所定の厚さの閉じた形状を有する。ま
た、柱電極部１００ｂは円筒電極部１００ａの内部に下
部電極部１００ｃと垂直に形成され、少なくとも一つ以
上のバーより構成されている。
【００２３】従って、ストリッジ電極Ｓ１、Ｓ２は、限
定されたメモリセル領域内において、円筒電極部１００
ａの外面及び内面、柱電極部１００ｂの外面、そして下
部電極部１００ｃの外面といった電荷を蓄積し得る表面
積を拡張することができるので、セルキャパシタンスは
、円筒電極部１００ａ及び柱電極部１００ｂの高さと柱
電極部１００ｂを構成するバーの個数とを調節すること
によって所望の値を得ることができる。
【００２４】図５は、図４の高集積半導体メモリ装置の
平面図であり、図中、符号Ｐ１は活性領域を限定するた
めのマスクパターン、Ｐ２はワードラインを形成するた
めのマスクパターン、Ｐ３はコンタクトホールを形成す
るためのマスクパターン、Ｐ４はビットライン形成のた
めのマスクパターン、Ｐ５はストリッジ電極の柱電極を
形成するためのマスクパターン、Ｐ６はストリッジ電極
を限定するためのマスクパターンである。
【００２５】図６Ａ〜図８Ｇは、このメモリ装置の製造
工程手順を示す工程断面図であり図５のＡ−Ａ　′線に
沿う垂直断面構造を示したものである。以下、同図を参
照しつつ本発明の一実施例に係る高集積半導体メモリ装
置の製造工程を説明する。
【００２６】まず、図６Ａは、半導体基板１０上にトラ
ンジスタ及びビットライン２０を形成した後第１導電層
５０を堆積する工程を示したものであって、まず半導体
基板１０上にマスクパターンＰ１を用いて素子が形成さ
れる領域を限定するためのフィールド酸化膜１２を形成
し、このフィールド酸化膜１２で限定された半導体基板
１０上の活性領域にソース領域１４、ドレイン領域１６
及びゲート絶縁膜が介在したゲート電極１８をそれぞれ
形成した後、基板１０の全面に層間絶縁膜を塗布し、ソ
ース領域１４及びドレイン領域１６上にそれぞれストリ
ッジ電極及びビットライン２０を電気的に連結するため
のコンタクトホールを形成する。
【００２７】次いで、ドレイン領域１６上に導電物質を
堆積してビットライン２０を形成し、さらにストリッジ
電極を形成するため基板１０全面に所定の厚さで第１導
電層５０を堆積する。このとき、第１導電層５０は例え
ば不純物がドープされた多結晶シリコンより形成し、ま
た、第１導電層５０の厚さがストリッジ電極の最終の高
さを決定するので、所望のセルキャパシタンスを計算し
てその厚さを決定する。本実施例では、第１導電層５０
の厚さは５００ｎｍ程度である。
【００２８】図６Ｂは、第１導電層５０上に第１物質５
２を形成した後、この第１物質５２を所望のパターンに
パターニングする工程を示したものである。この第１物
質５２は第１導電層５０とエッチング速度が異なる物質
であり、例えばＳｉＯ２である。このときの第１物質５
２のパターンは、このパターンによってストリッジ電極
の柱電極部を構成するバーの形状及び個数が決定される
ため、セルキャパシタンスを決定する重要な要素である
。通常は、このパターンによって形成されるバーの個数
が多くなるほどセルキャパシタンスは増加する。
【００２９】図６Ｃは、第１物質５２が形成された基板
１０の全面に第２物質５４を堆積する工程を示したもの
である。この第２物質５４はエッチング速度が第１物質
５２と異なる物質であり、例えば多結晶シリコンである
。このときの第２物質５４の厚さは、ストリッジ電極の
柱電極部と円筒電極部との間の間隔を決定する要因とな
る。また、第２物質５４として不純物がドープされた多
結晶シリコンを使用した場合には、ストリッジ電極の円
筒電極部の高さに第２物質５４の厚さが含まれるように
なり、第２物質５４によるセルキャパシタンスの増加が
図れる。この時、ドープされる不純物のタイプは、スト
リッジ電極が連結されるソース領域の不純物と同じタイ
プにする。
【００３０】図７Ｄは、第２物質５４の全面に第３物質
を堆積した後、異方性エッチングを施してスペーサ５６
を形成する工程を示したものである。この第３物質は第
２物質５４とエッチング速度が異なる物質であり、例え
ばＳｉＯ２とする。このスペーサ５６の厚さはストリッ
ジ電極の円筒電極の厚さと等しいので、スペーサ５６の
厚さを変えることによってセルキャパシタンスが調節で
きる。 例えば、スペーサ５６の厚さが薄くなるほどセルキャパ
シタンスは増加する。
【００３１】図７Ｅは、第１物質５２、第２物質５４及
び第３物質をマスクとして第１導電層５０をエッチング
することによって、ストリッジ電極の円筒電極及び柱電
極を形成する工程を示したものである。まずスペーサ５
６をマスクとして第２物質５４をエッチングにより選択
的に除去した後、第１物質５２及びセルフアラインされ
た第２物質５４ａ　とスペーサ５６をマスクとして第１
導電層５０を所定の深さまでエッチングしてストリッジ
電極の円筒電極及び柱電極を形成する。このときのセル
キャパシタンスは、第１導電層５０のエッチングの深さ
を変えることによって調節される。
【００３２】図８Ｆは、円筒電極及び柱電極を各メモリ
セル単位に限定してストリッジ電極パターン５０ｂ　を
形成する工程を示したものである。円筒電極及び柱電極
が形成された基板１０の全面にフォトレジストを塗布し
た後、マスクパターンＰ６を用いて第１導電層５０を選
択的に除去することによって、円筒電極、柱電極及び下
部電極を具備するストリッジ電極５０ｂ　を形成する。
【００３３】図８Ｇは、ストリッジ電極５０ｂ　の全面
に誘電体膜６０及びプレート電極６２を形成する工程を
示したものである。ストリッジ電極５０ｂ　の全面に、
例えばＴａ２Ｏ５のような高誘電物質を塗布して誘電体
膜６０を形成し、次いで、基板１０全面に、例えば不純
物がドープされた多結晶シリコンのような第２導電層を
堆積してプレート電極６２を形成することによって、ス
トリッジ電極５０ｂ　、誘電体膜６０及びプレート電極
６２を具備する高集積半導体メモリ装置のキャパシタを
形成する。
【００３４】図９Ａ〜図１１Ｅは、本発明の他の実施例
に係る高集積半導体メモリ装置の一部工程断面図であっ
て、第１物質５２、第２物質５４ａ　及び第３物質５６
をマスクとして第１導電層５０をエッチングした後（図
７Ｅ参照）、基板全面に第４物質８０を堆積し（図９Ａ
参照）、異方性エッチングによって第４物質８０ａ　を
各メモリセル単位に分離して形成する（図９Ｂ参照）。 この第４物質８０は、エッチング速度が第１導電層５０
、第１、第２及び第３物質５２、５４、５６と異なる物
質であり、異方性エッチングの際に前記物質を保護しこ
れら物質の側壁にスペーサを形成する。
【００３５】次いで、第４物質８０ａ　をエッチングマ
スクとして第１導電層５０ａ　を選択的に除去する。こ
のエッチング工程では、異方性エッチングと等方性エッ
チングとが併用され、通常は、先に異方性エッチングを
施してから等方性エッチングを行う。これは、高集積化
されるほど間隔が狭くなるメモリセル間を区分する谷を
形成するためのエッチング工程において、この谷で除去
されずに残された物質を完全に除去し、これによって素
子の電気的特性を向上させるためである。次いで、第４
物質８０ａ　をエッチングマスクとした上記エッチング
工程により第１導電層５０ａ　が選択的に除去された部
分に第５物質８２を埋める。これは、第１、第２、第３
及び第４物質５２、５４ａ　、５６、８０ａ　を除去す
るための後工程においてビットライン２０上部に形成さ
れた絶縁膜の損傷を防止するためのものであり、通常は
第５物質８２としてフォトレジストを使用する（以上、
図１０Ｃ参照）。
【００３６】次いで、第５物質８２を保護壁として第１
、第２、第３及び第４物質５２、５４ａ　、５６、８０
ａ　をウェットエッチングにより除去した後、第５物質
８２を除去してストリッジ電極５０ｂ　を形成し（図１
０Ｄ参照）、ストリッジ電極５０ｂ　の全面に誘電体膜
６０を塗布しさらにプレート電極６２を形成することに
よってキャパシタを形成する（図１１Ｅ参照）。
【００３７】この実施例では、ストリッジ電極５０ｂ　
をそれぞれのメモリセル単位に限定するために第４物質
８０及び第５物質８２を用いているが、これは、メモリ
セルのサイズが小さくなるほどエッチングのためにパタ
ーニングされたフォトレジストパターン間の間隔が狭く
なり、このパターンの一部分が未だ乾燥していないフォ
トレジストにくっついてしまう現象を防止するためであ
る。この時、第４物質８０はストリッジ電極５０ｂ　を
各セル単位に限定する役割を負い、第５物質８２は、ス
トリッジ電極５０ｂ　の限定後に残存する物質を除去す
る工程において、ストレッジ電極５０ｂを絶縁する際に
現れる基板の最上部が前記除去工程によって損傷を受け
るのを防止する役割を負っている。
【００３８】図１２は、本発明の他の実施例に係る高集
積半導体メモリ装置の垂直断面図である。これは、スト
リッジ電極５０ｂ　の下部電極の下面までキャパシタの
有効面積を確保するためのものであって、前述した第１
実施例よりやや大きいキャパシタンスが得られる。この
実施例は、トランジスタが形成された半導体基板の表面
にさらに平坦化層９０、エッチング阻止層９２及び図示
しないスペーサ層を形成した後、本発明による工程を実
施して図８Ｆに示すストレッジ電極パターン５０ａ　を
形成し、エッチング阻止層９２上の絶縁層を除去するこ
とによって達成される。
【００３９】図１３は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図である。これは
、第１実施例においてストリッジ電極５０ｂ　を第１導
電層５０からのみ形成していたのを変更し、第２物質５
４ａ　の種類を第１導電層５０と同じにして本発明の工
程を実行するものであり、これによって、第２物質５４
ａ　の厚さに相当する程度のセルキャパシタンスの増加
が図れる。
【００４０】図１４は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図であり、ビット
ライン２０を平坦化したものである。これによりビット
ライン２０での抵抗が減少するので、素子動作特性が改
善される。
【００４１】図１５は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図であり、ストリ
ッジ電極５０ｂ　の下部電極をその下部構造物の表面屈
曲に沿って形成したものである。このように、下部構造
物の表面を平坦化せずにその表面の屈曲に沿ってストリ
ッジ電極５０ｂ　の下部電極を形成することによって、
平坦な下部電極を有する図１２の実施例に比べより大き
い有効キャパシタンスが確保できる。
【００４２】図１６及び図１７は、それぞれ本発明のさ
らに他の実施例に係る高集積半導体メモリ装置の概略断
面斜視図であり、ストリッジ電極Ｓ１、Ｓ２の柱電極１
００ｂの個数が１個及び３個の場合をそれぞれ示してい
る。これにより、本発明によれば柱電極１００ｂの個数
を自由自在に調節できることが分かる。このとき、柱電
極１００ｂの個数及び形状は、第１物質のパターニング
方法に応じて自由に変え得る。
【００４３】
【発明の効果】以上述べたように、本発明によれば、１
つの導電層上に１つ以上のパターンとこのパターンの周
辺に形成されたスペーサを用いてセルキャパシタンスを
形成するので、このパターンの個数を変化させてセルキ
ャパシタンスの値を調節することができ、同一ウェーハ
内で生じるセルキャパシタンスの不均一性及び漏れ電流
問題を解決することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｃは従来の高集積半導体メモリ装置の工程
順序を示す工程断面図である。
【図２】Ｄ〜Ｆは図１Ｃに続く工程断面図である。
【図３】Ｇは図２Ｆに続く工程断面図であり、Ｈは図１
Ａ〜図３Ｇに示された製造工程に従って製造された半導
体メモリ装置においてウェーハ全体にわたりエッチング
が不均一になる場合の効果を示した断面図である。
【図４】本発明による高集積半導体メモリ装置の概略的
な断面斜視図である。
【図５】図４の高集積半導体メモリ装置の平面図である
。
【図６】Ａ〜Ｃは図５のＡ−Ａ　′線断面構造を通じて
みた図４の高集積半導体メモリ装置の製造方法の一実施
例に係る工程順序を示す工程断面図である。
【図７】Ｄ、Ｅは図６Ｃに続く工程断面図である。
【図８】Ｆ、Ｇは図７Ｅに続く工程断面図である。
【図９】Ａ、Ｂは図６Ａ〜図８Ｇの工程と一部工程を異
にする図４の高集積半導体メモリ装置の製造方法の他の
実施例に係る工程順序を示す工程断面図である。
【図１０】Ｃ、Ｄは図９Ｂに続く工程断面図である。
【図１１】Ｅは図１０Ｄに続く工程断面図である。
【図１２】図６Ａ〜図８Ｇの工程と一部工程を異にする
本発明による高集積半導体メモリ装置の製造方法のさら
に他の実施例を示す工程断面図である。
【図１３】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
【図１４】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
【図１５】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
【図１６】本発明による高集積半導体メモリ装置の他の
実施例を示す概略的な断面斜視図である。
【図１７】本発明による高集積半導体メモリ装置のさら
に他の実施例を示す概略的な断面斜視図である。
【符号の説明】
Ｔ１　、Ｔ２　…トランジスタ Ｓ１　、Ｓ２　…ストリッジ電極 Ｃ１　、Ｃ２　…キャパシタ　　　　　　　　　　１０
０ａ…円筒電極部 １００ｂ…柱電極部　　　　　　　　　　　　　　１０
０ｃ…下部電極部 １０…半導体基板　　　　　　　　　　　　　　　　２
０…ビットライン５０…第１導電層　　　　　　　　　
　　　　　　　５０ｂ…ストリッジ電極パターン ５２…第１物質　　　　　　　　　　　　　　　　　　
５４…第２物質５６…スペーサ　　　　　　　　　　　
　　　　　　　５８…フォトレジストパターン ６０…誘電体膜　　　　　　　　　　　　　　　　　　
６２…プレート電極８０…第４物質　　　　　　　　　
　　　　　　　　　８２…第５物質９０…平坦化層　　
　　　　　　　　　　　　　　　　９２…エッチング阻
止層 ９４…絶縁層

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に１つのトランジスタと１つ
    のキャパシタよりなるメモリセルをマトリックス状に形
    成してなる高集積半導体メモリ装置であって、前記キャ
    パシタは、前記トランジスタのソース領域に接し、１つ
    以上のバーより構成された柱電極部と前記柱電極部を取
    り囲む外郭電極部とそれぞれ前記柱電極部及び外郭電極
    部を連結する下部電極部とからなるストリッジ電極と、
    前記ストリッジ電極の全面に形成された誘電体膜と、前
    記誘電体膜上に形成されたプレート電極とを有すること
    を特徴する高集積半導体メモリ装置。
  2. 【請求項２】前記外郭電極部は中空シリンダー形である
    ことを特徴とする請求項１記載の高集積半導体メモリ装
    置。
  3. 【請求項３】前記ストリッジ電極は１層あるいは２層の
    導電層より構成されていることを特徴とする請求項１記
    載の高集積半導体メモリ装置。
  4. 【請求項４】前記下部電極部は平坦に形成されているこ
    とを特徴とする請求項１記載の高集積半導体メモリ装置
    。
  5. 【請求項５】前記下部電極部はこれの下部構造物の表面
    屈曲形状に沿って形成されていることを特徴とする請求
    項１記載の高集積半導体メモリ装置。
  6. 【請求項６】前記キャパシタは前記下部電極部の下面を
    も有効キャパシタ領域に含むことを特徴とする請求項１
    記載の高集積半導体メモリ装置。
  7. 【請求項７】前記高集積半導体メモリ装置のビットライ
    ンは前記キャパシタ形成前に形成されることを特徴とす
    る請求項１記載の高集積半導体メモリ装置。
  8. 【請求項８】前記ビットラインは平坦であることを特徴
    とする請求項７記載の高集積半導体メモリ装置。
  9. 【請求項９】前記高集積半導体メモリ装置のビットライ
    ンは前記キャパシタ形成後に形成されることを特徴とす
    る請求項１記載の高集積半導体メモリ装置。
  10. 【請求項１０】前記柱電極部を構成する前記バーの個数
    、形状及び大きさは調節自在であることを特徴とする請
    求項１記載の高集積半導体メモリ装置。
  11. 【請求項１１】前記キャパシタは前記外郭電極部の厚さ
    及び高さ並びに前記柱電極部を構成する前記バーの個数
    、形状及び大きさに応じて有効キャパシタ面積が決定さ
    れることを特徴とする請求項１記載の高集積半導体メモ
    リ装置。
  12. 【請求項１２】半導体基板上に１つのトランジスタと１
    つのキャパシタよりなるメモリセルをマトリックス状に
    形成してなる高集積半導体メモリ装置のキャパシタ製造
    方法であって、前記トランジスタが形成された前記半導
    体基板上に第１導電層を形成する工程と、前記第１導電
    層上に第１物質を形成する工程と、前記第１物質を所望
    のパターンにパターニングする工程と、前記パターンが
    形成された前記第１導電層上に第２物質を形成する工程
    と、前記第２物質上に第３物質を形成する工程と、前記
    第３物質をエッチングしてスペーサを形成する工程と、
    前記スペーサをマスクとして前記第２物質をエッチング
    する工程と、前記第１物質及び前記スペーサの下部に残
    された前記第２物質をマスクとして前記第１導電層を所
    定の深さまでエッチングする工程と、前記第１導電層を
    選択的に除去して各セル単位にストリッジ電極を形成す
    る工程と、前記ストリッジ電極上に残存する物質を除去
    する工程と、前記ストリンジ電極上に誘電体膜を形成す
    る工程と、前記ストリンジ電極が形成された前記半導体
    基板上に第２導電層を形成してプレート電極を形成する
    工程と、を有することを特徴とする高集積半導体メモリ
    装置の製造方法。
  13. 【請求項１３】前記第１導電層は不純物がドープされた
    多結晶シリコンであることを特徴とする請求項１２記載
    の高集積半導体メモリ装置の製造方法。
  14. 【請求項１４】前記第１物質は前記第１導電層と被エッ
    チング速度が異なる物質であることを特徴とする請求項
    １２記載の高集積半導体メモリ装置の製造方法。
  15. 【請求項１５】前記第１物質はＳｉＯ２であることを特
    徴とする請求項１４記載の高集積半導体メモリ装置の製
    造方法。
  16. 【請求項１６】前記ストレージ電極の柱電極部は前記パ
    ターンの個数及び形状に応じて変更されることを特徴と
    する請求項１２記載の高集積半導体メモリ装置の製造方
    法。
  17. 【請求項１７】前記パターンの個数は少なくとも１つ以
    上であることを特徴とする請求項１６記載の高集積半導
    体メモリ装置の製造方法。
  18. 【請求項１８】前記第２物質は前記第１物質及び第３物
    質と被エッチング速度が異なる物質であることを特徴と
    する請求項１２記載の高集積半導体メモリ装置の製造方
    法。
  19. 【請求項１９】前記第２物質は導電物質であることを特
    徴とする請求項１２記載の高集積半導体メモリ装置の製
    造方法。
  20. 【請求項２０】前記導電物質は前記第１導電層を構成す
    る物質と等しいことを特徴とする請求項１９記載の高集
    積半導体メモリ装置の製造方法。
  21. 【請求項２１】前記第３物質は前記第２物質と被エッチ
    ング速度が異なることを特徴とする請求項１２記載の高
    集積半導体メモリ装置の製造方法。
  22. 【請求項２２】前記第３物質はＳｉＯ２であることを特
    徴とする請求項２１記載の高集積半導体メモリ装置の製
    造方法。
  23. 【請求項２３】前記ストリッジ電極の有効キャパシタ面
    積は前記スペーサの厚さ及び前記第１導電層のエッチン
    グされた深さに応じて調節されることを特徴とする請求
    項１２記載の高集積半導体メモリ装置の製造方法。
  24. 【請求項２４】前記スペーサの厚さは外郭電極の厚さで
    あることを特徴とする請求項２３記載の高集積半導体メ
    モリ装置の製造方法。
  25. 【請求項２５】前記残存物質は第１及び第３物質である
    ことを特徴とする請求項１２記載の高集積半導体メモリ
    装置の製造方法。
  26. 【請求項２６】前記残存物質は第１、第２及び第３物質
    であることを特徴とする請求項１２記載の高集積半導体
    メモリ装置の製造方法。
  27. 【請求項２７】半導体基板上に１つのトランジスタと１
    つのキャパシタよりなるメモリセルをマトリックス状に
    形成してなる高集積半導体メモリ装置のキャパシタ製造
    方法であって、前記トランジスタが形成された前記半導
    体基板上に第１導電層を形成する工程と、前記第１導電
    層上に第１物質を形成する工程と、前記第１物質を所望
    のパターンにパターニングする工程と、前記パターンが
    形成された前記第１導電層上に第２物質を形成する工程
    と、前記第２物質上に第３物質を形成する工程と、前記
    第３物質をエッチングしてスペーサを形成する工程と、
    前記スペーサをマスクとして前記第２物質をエッチング
    する工程と、前記第１物質及び前記スペーサの下部に残
    された前記第２物質をマスクとして前記第１導電層を所
    定の深さまでエッチングする工程と、前記半導体基板上
    に第４物質を形成する工程と、前記第４物質を選択的に
    除去した後これをマスクとして前記第１導電層をエッチ
    ングして各セル単位にストリッジ電極を形成する工程と
    、前記第１導電層が選択的に除去された空間に第５物質
    を導入する工程と、前記第５物質を保護膜として前記ス
    トリッジ電極上に残存する物質を除去した後前記第５物
    質を除去する工程と、前記ストリッジ電極上に誘電体膜
    を形成する工程と、前記ストリッジ電極が形成された前
    記半導体基板上に第２導電層を形成してプレート電極を
    形成する工程と、を有することを特徴とする高集積半導
    体メモリ装置の製造方法。
  28. 【請求項２８】前記第４物質は前記第１導電層と被エッ
    チング速度が異なる物質であることを特徴とする請求項
    ２７記載の高集積半導体メモリ装置の製造方法。
  29. 【請求項２９】前記第２物質は前記第１導電層と等しい
    かあるいは異なる物質であることを特徴とする請求項２
    ７記載の高集積半導体メモリ装置の製造方法。
  30. 【請求項３０】前記第１導電層は前記第４物質をエッチ
    ングマスクとして除去されることを特徴とする請求項２
    ７記載の高集積半導体メモリ装置の製造方法。
  31. 【請求項３１】前記第１導電層をエッチングして各セル
    単位にストリッジ電極を形成する工程は異方性エッチン
    グにより前記第１導電層を選択的に除去した後、等方性
    エッチングを行って前記第１導電層の残された物質を除
    去する工程よりなることを特徴とする請求項３０記載の
    高集積半導体メモリ装置の製造方法。
  32. 【請求項３２】前記第５物質は前記第１導電層、第１、
    第２、第３および第４物質と被エッチング速度が異なる
    物質であることを特徴とする請求項２７記載の高集積半
    導体メモリ装置の製造方法。
  33. 【請求項３３】前記第５物質はフォトレジストであるこ
    とを特徴とする請求項３２記載の高集積半導体メモリ装
    置の製造方法。
  34. 【請求項３４】半導体基板上に１つのトランジスタと１
    つのキャパシタよりなるメモリセルをマトリックス状に
    形成してなる高集積半導体メモリ装置のキャパシタ製造
    方法であって、前記トランジスタが形成された前記半導
    体基板上に平坦化層、エッチング阻止層及び絶縁層を順
    次形成する工程と、前記絶縁層上に所定の厚さで第１導
    電層を形成する工程と、前記第１導電層上に第１物質を
    形成する工程と、前記第１物質を所望のパターンにパタ
    ーニングする工程と、前記パターンが形成された前記第
    １導電層上に第２物質を形成する工程と、前記第２物質
    上に第３物質を形成する工程と、前記第３物質をエッチ
    ングしてスペーサを形成する工程と、前記スペーサをマ
    スクとして前記第２物質をエッチングする工程と、前記
    第１物質及び前記スペーサの下部に残された前記第２物
    質をマスクとして前記第１導電層を所定の深さまでエッ
    チングする工程と、前記第１導電層を選択的に除去して
    各セル単位にストリッジ電極を形成する工程と、前記ス
    トリッジ電極の上部及び下部に残存する物質を除去する
    工程と、前記ストリッジ電極上に誘電体膜を形成する工
    程と、前記ストリッジ電極が形成された前記半導体基板
    上に第２導電層を形成してプレート電極を形成する工程
    と、を有することを特徴とする高集積半導体メモリ装置
    の製造方法。
  35. 【請求項３５】前記エッチング阻止層は窒化膜であるこ
    とを特徴とする請求項３４記載の高集積半導体メモリ装
    置の製造方法。
  36. 【請求項３６】前記平坦化層は前記エッチング阻止層及
    び絶縁層の下部に形成され、前記ストリッジ電極の下部
    電極を平坦に形成させることを特徴とする請求項３４記
    載の高集積半導体メモリ装置の製造方法。
  37. 【請求項３７】前記平坦化層は前記ストリッジ電極の下
    部電極が下部構造物の屈曲に沿って形成されるようにす
    るために形成されないことを特徴とする請求項３４記載
    の高集積半導体メモリ装置の製造方法。
  38. 【請求項３８】前記ストリッジ電極の上部及び下部に残
    存する物質はウェットエッチングにより除去されること
    を特徴とする請求項３４記載の高集積半導体メモリ装置
    の製造方法。
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