JPH04218957A - 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳトランジスタ及び
その製造方法、及びＭＯＳトランジスタを有する半導体
装置及びその製造方法に関する。詳しくは、例えばＤＲ
ＡＭのブースト部に使用するのに適した高耐圧ＭＯＳト
ランジスタ及びその製造方法、及びその様な高耐圧ＭＯ
Ｓトランジスタを有する半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】ＤＲＡＭでは、メモリセルのキャパシタ
に充分高い電圧を印加して確実にデータを書込むために
、ワード線に印加する電圧を電源電圧以上に昇圧するこ
とが一般的に行われている。図２１は、昇圧電圧をワー
ド線に印加するためのブート・ストラップ・ワード線駆
動回路の一例を示す。同図中、第１及び第２のＮ型ＭＯ
Ｓトランジスタ５５１，５５２は直列に接続されており
、第３のＮ型ＭＯＳトランジスタ５５３のドレインｄ３
　がトランジスタ５５１のゲートｇ１　にノードＡで接
続されている。

【０００３】トランジスタ５５１のドレインｄ１　には
昇圧回路（図示せず）からの昇圧電圧Ｖ０　が端子５５
５を介して印加され、トランジスタ５５３のゲートｇ３
　には電源（図示せず）からの電源電圧ＶＣＣが端子５
５６を介して印加される。トランジスタ５５３のソース
ｓ３　には、デコーダ（図示せず）の出力信号が端子５
５７を介して印加される。ソースｓ３　と端子５５７と
はノードＢで接続されている。トランジスタ５５２のゲ
ートｇ２　は、端子５５８を介してリセット信号線ＲＬ
に接続されている。トランジスタ５５１のソースｓ１　
とトランジスタ５５２のｄ２　とはノードＤで接続され
ており、ノードＤは端子５５９を介してワード線ＷＬに
接続されている。トランジスタ５５２のソースｓ２　は
接地されている。

【０００４】デコーダの出力信号によりトランジスタ５
５３が選択されてオンとなると、ソースｓ３　（ノード
Ｂ）の電位はＶＣＣとなる。トランジスタ５５３のドレ
インｄ３　（ノードＡ）の電位はＶＣＣ−Ｖｔｈ（Ｖｔ
ｈはトランジスタ５５３の閾値電圧）となる。従って、
トランジスタ５５１はオンとなり、トランジスタ５５３
はオフとなり、ドレインｄ３　はフローティング状態と
なる。なお、ノードＡの電位はトランジスタ５５１のゲ
ート容量カップリングにより昇圧電圧Ｖ０　以上に昇圧
された電圧Ｖｒ　となるので、ノードＤでの昇圧電圧Ｖ
０　は電圧低下することなくワード線ＷＬに印加される
。例えば、ＶＣＣ＝５Ｖ、Ｖ０　＝７．５Ｖ、Ｖｒ　＝
１４Ｖである。

【０００５】トランジスタ５５３ののドレインｄ３　に
は電源電圧ＶＣＣがブーストされたＶｒ　なる電圧が印
加されるので、このドレインｄ３　を構成する拡散層に
は充分な耐圧が要求される。ドレインｄ３　を構成する
拡散層に充分な耐圧がないと、ノードＡの電位は次第に
低下し、ワード線ＷＬに印加する電圧をＶ０　に維持で
きなくなる。

【０００６】ノードＡの電位の低下を防ぐ方法として、
トランジスタ５５３のゲート酸化膜を厚くすることも考
えられるが、これでは半導体装置の微細化に伴ってゲー
ト酸化膜を薄膜化する近年の傾向と逆行してしまう。

【０００７】従来例としては、例えば図２２に示すＬＤ
Ｄ構造の高耐圧ＭＯＳトランジスタがある。トランジス
タ５５３のドレインｄ３　は、比較的低濃度で幅広のＮ
型層５５３ｄにより形成され、Ｎ型層５５３ｄとＰ型半
導体基板６００との接合面に生じる空乏層を広くするこ
とにより高耐圧化を可能としている。又、ドレイン電極
６０１は通常アルミニウム（Ａｌ）からなるので、コン
タクト抵抗が高くならないようにドレイン電極６０１が
接続する部分ではドレインｄ３　が比較的高濃度のＮ＋
　型層５５３ｅとされている。なお、図２２中、６０２
はフィールド酸化膜、６０３はゲート酸化膜、６０４は
ＢＰＳＧ層間絶縁膜である。

【０００８】上記従来例を製造する方法としては、大略
第１及び第２の方法がある。第１の方法によると、予め
形成されたＮ＋　層５５３ｅ　　に対してドレイン電極
６０１用のコンタクトホールを形成する。他方、第２の
方法によると、ドレイン電極６０１用のコンタクトホー
ルを介してイオン注入を行ってセルフアライン的にＮ＋
　型層５５３ｅを形成する。

【０００９】

【発明が解決しようとする課題】図２３は、第１の方法
を説明するための図である。同図中、Ｌ１　はゲートｇ
３　とＮ＋　型層５５３ｅとの間の距離、Ｌ２　はＢＰ
ＧＳ層間絶縁膜６０４とＮ＋型層５５３ｅとがオーバー
ラップする距離、Ｌ３　はソース電極６０１用のコンタ
クトホールの幅に対応する距離である。ドレインｄ３　
の耐圧はＬ１　で決定される。しかし、Ｎ型層５５３ｄ
が直接Ａｌのドレイン電極６０１とコンタクトするとコ
ンタクト抵抗が大きくなりすぎてしまうので、ドレイン
電極６０１とのコンタクトのためにＮ＋　型層５５３ｅ
を設ける必要があり、コンタクトをとるためのＬ３　を
小さくするにも限界がある。又、Ｌ２　のマージンをも
ってコンタクトホールを形成しないとドレイン電極６０
１が直接Ｎ型層５５３ｄとコンタクトする可能性がある
ため、Ｌ２　を小さくするにも限界がある。従って、従
来はＬ１で決定されるドレインｄ３　の耐圧を確保する
ためにＬ１　＋Ｌ２　＋Ｌ３　なる距離分素子が横方向
へ広がってしまう。つまり、高耐圧ＭＯＳトランジスタ
の専有面積の縮小には限界がある。図２４は第２の方法
を説明するための図である。同図（ａ）はＮ型層５５３
ｓが形成されており、コンタクトホールがＢＰＳＧ層間
絶縁膜６０４及びゲート酸化膜６０３に形成されている
状態を示す。同図（ｂ）はレジスト層６０５を形成後に
イオン注入を行ってＮ＋　型層５５３ｅ及びソースｓ３
　を構成するＮ＋　型層５５３ｓを形成する工程を示す
。このイオン注入の際、レジスト層６０５の位置合せマ
ージンのために同図（ｂ）中「×」印で示す部分にも不
純物イオンが注入されてしまう。このため、ドレイン電
極６０１を構成するＡｌ層を形成する工程の前にＨＦ系
エッチャントによる前処理を行うと、イオン注入された
部分のエッチングレートが他の部分に比べて速いために
同図（ｃ）に示す如き段差６１０が生じてしまう。この
様な段差６１０があると、その後に形成さる配線層等に
断線を起こし易く、好ましくない。 又、第１の方法に比べるとＮ＋　型層５５３ｅがセルフ
アライン的に形成されるので、Ｌ２　を小さくできると
いうメリットはあるものの、やはりＬ１　＋Ｌ２　＋Ｌ
３　を確保するために高耐圧ＭＯＳトランジスタの専有
面積の縮小には限界がある。又、第２の方法によると、
工程数が第１の方法に比べて多くなってしまう。

【００１０】本発明は、専有面積を縮小し、かつ、ドレ
イン／ソース電極とドレイン／ソースを構成する拡散層
との間のコンタクト抵抗を上げることなくドレイン／ソ
ースの高耐圧化を可能とする高耐圧ＭＯＳトランジスタ
及びその製造方法、及び高耐圧ＭＯＳトランジスタを有
する半導体装置及びその製造方法を実現すようとする。

【００１１】

【課題を解決するための手段】図１は、本発明になる高
耐圧ＭＯＳトランジスタの原理説明図である。同図中、
１は第１導電型半導体基板、１３はゲート酸化膜、１４
とゲート電極、１５は比較的低不純物濃度の第２導電型
ドレイン／ソース領域、１６は比較的高不純物濃度の第
２導電型ソース／ドレイン領域、２８はソース／ドレイ
ン電極用コンタクトホール、２９はドレイン／ソース電
極用コンタクトホール、３５はソース／ドレイン電極、
３８はドレイン／ソース電極、２７は層間絶縁膜である
。ソース／ドレイン電極３５及びドレイン／ソース電極
３８は、第２導電型で不純物濃度が第２導電型ドレイン
／ソース領域１５の不純物濃度より高い多結晶シリコン
を含む導電体層４９からなる。第１及び第２導電型は互
いに逆導電型である。

【００１２】

【作用】ＭＯＳトランジスタのドレイン／ソースは、比
較的低濃度の第２導電型ドレイン／ソース領域１５のみ
から構成され、ドレイン／ソース電極３８は比較的高濃
度の第２導電型領域を介すことなく直接第２導電型ドレ
イン／ソース領域１５に接続する。従って、従来の方法
で必要とされるＬ２　が不要となり、その分ＭＯＳトラ
ンジスタの微細化が可能となる。

【００１３】ドレイン／ソース電極３８は直接比較的低
濃度の第２導電型ドレイン／ソース領域１５に接続して
いるが、ドレイン／ソース電極３８はＡｌではなく第２
導電型で多結晶シリコンを含む導電体層４９からなるた
め、コンタクト抵抗が大きくなることはない。又、比較
的低濃度の第２導電型ドレイン／ソース領域１５は薄い
のでＡｌ電極を真上に形成するとＡｌのスパイクが問題
となるが、ドレイン／ソース電極３８はＡｌを用いない
のでスパイクの問題は生じない。

【００１４】更に、ＡｌとＳｉのコンタクトと比較する
と、多結晶シリコンとＳｉのコンタクトの方が低不純物
濃度でコンタクトが可能である。トランジスタの耐圧は
不純物濃度が小さい程大きいので、従来例と比べると本
発明の方がトランジスタの高耐圧化が容易である。

【００１５】ドレイン／ソース電極３８を構成する第２
導電型で多結晶シリコンを含む導電体層４９を形成する
と、導電体層４９内の不純物が固相拡散により比較的低
濃度の第２の導電型ドレイン／ソース領域１５内へその
深さより浅く拡散する。これにより、コンタクト抵抗の
低減が可能となる。更に、比較的低濃度の第２の導電型
ドレイン／ソース領域１５と上記固相拡散によって濃度
が高くなった部分との境界がゆるやかであるため、従来
に比べてより高耐圧な構造が実現される。

【００１６】図２は本発明になる高耐圧ＭＯＳトランジ
スタの特性を従来例と比較して示す図である。同図中、
縦軸は不純物濃度をログスケールで示し、横軸は図１，
２２，２４におけるｘ方向を示す。破線Ｉ，ＩＩは夫々
第１及び第２の方法で製造された従来例の特性を示し、
一点鎖線ＩＩＩ　は本発明になる高耐圧ＭＯＳトランジ
スタの特性を示す。

【００１７】従って、本発明によれば、多耐圧ＭＯＳト
ランジスタの専有面積を縮小し、かつ、ドレイン／ソー
ス電極とドレイン／ソースを構成する拡散領域との間の
コンタクト抵抗を上げることなくドレイン／ソースの高
耐圧化が可能となる。

【００１８】

【実施例】本発明になる高耐圧ＭＯＳトランジスタの第
１実施例を有する本発明になる半導体装置の第１実施例
を図３と共に説明する。同図（ａ）は半導体装置の断面
図であり、同図（ｂ）はその回路図である。

【００１９】シリコン等のＰ型半導体基板１は、後述す
るＮ型ＭＯＳトランジスタ等の素子が複数形成されてい
る。ワード線ＷＬに電圧を印加するためのブートストラ
ップワード線駆動回路２は、後述する３つのＭＯＳトラ
ンジスタ３〜５を備えている。第１のＭＯＳトランジス
タ３と第２のＭＯＳトランジスタ４は直列に接続され、
第３のＭＯＳトランジスタ５のドレイン層１５は第１の
ＭＯＳトランジスタ３のゲート電極７に接続されている
。

【００２０】第１のＭＯＳトランジスタ３は、半導体基
板１の上にゲート酸化膜６を介して形成されたゲート電
極７と、ゲート電極７の両側の半導体基板１に形成され
たＮ＋　とＮ−　とからなるＬＤＤ構造のソース層８と
ドレイン層９とにより構成されている。

【００２１】第２のＭＯＳトランジスタ４は、ゲート酸
化膜１０を介して半導体基板１上に設けられたゲート電
極１１と、その両側に形成されたＬＤＤ構造のソース層
１２及びドレイン層１１３により形成されている。ドレ
イン層１１３は第１のＭＯＳトランジスタ３のソース層
９に一体的に設けられているので、第１及び第２のＭＯ
Ｓトランジスタ３，４は直列に接続された状態となって
いる。

【００２２】第３のＭＯＳトランジスタ５はゲート酸化
膜１３上に形成されたゲート電極１４を有し、その一側
の基板１にはＮ−　型の導電層１５が設けられ、他側に
はＬＤＤ構造の導電層１６が形成された構成となってい
る。Ｎ−　型導電層１５は、図示しない配線電極により
第１のＭＯＳトランジスタ３のゲート電極７に接続され
ている。

【００２３】スタックトキャパシタ型ＤＲＡＭセル１７
を構成する第４のＭＯＳトランジスタ１８は、上記した
３つのＭＯＳトランジスタ３〜５と同様に、絶縁膜２０
を介して半導体基板１上に形成されたゲート電極２１と
、その両側に設けられたＮ型又はＮ−　型導電層２２，
２３により構成されている。一方の導電層２２はビット
線ＢＬに接続され、ゲート電極２１はワード線ＷＬに接
続されている。他方の導電層２３の上には、後述するコ
ンタクトホール３４を通してＤＲＡＭセル１７のキャパ
シタ１９が設けられている。このキャパシタ１９は、燐
（Ｐ）等のＮ型不純物イオンをドープした多結晶シリコ
ンよりなる蓄積電極２４と、ＳｉＯ２　よりなる誘電体
膜２５と、Ｎ型不純物イオンを含む多結晶シリコンより
なる対向電極２６とを順に積層して形成されたもので、
対向電極２６にはＶＣＣ／２の電圧が印加される。

【００２４】第１〜４のＭＯＳトランジスタ３〜５，１
８の上に形成されたＰＳＧ等よりなる層間絶縁膜２７に
は、導電層８，９，１５，１６等を露出させるコンタク
トホール２８〜３３が形成されている。層間絶縁膜２７
の上には、各ソース層９，１２及びドレイン層８，１３
と同極性の不純物を拡散した多結晶シリコンよりなる電
極３５〜４０がコンタクトホール２８〜３３を埋めるよ
うに形成されている。又、これらと同様に第４のＭＯＳ
トランジスタ１８の一方の導電層２２には電極４１が形
成されている。

【００２５】なお、４２は第１〜３のＭＯＳトランジス
タ３〜５の周辺及びＤＲＡＭ１７の周辺に選択酸化法に
より形成されたフィールド酸化膜である。

【００２６】本実施例において、ＤＲＡＭセル１７にデ
ータを書き込む場合には、先ず、第３のＭＯＳトランジ
スタ５のゲート電極１４に電源電圧ＶＣＣを印加する。 第３のＭＯＳトランジスタ５のＮ＋　型導電層１６にデ
コーダ（図示せず）の出力信号が入力されると、この導
電層１６の電位がＶＣＣになる。これにより、Ｎ−　型
導電層１５の電位はＶＣＣ−Ｖｔｈ（Ｖｔｈはゲート閾
値電圧）となり、第１のＭＯＳトランジスタ３がオンす
るとともに第３のＭＯＳトランジスタ５はオフとなり、
Ｎ−　型導電層１５は第１のＭＯＳトランジスタ３の容
量カップリングにより昇圧電位Ｖ０　よりさらに高く昇
圧される。従って、昇圧電圧Ｖ０　は電圧ドロップなく
、第１のＭＯＳトランジスタ３のドレイン層９とワード
線ＷＬとに印加される。

【００２７】これにより、ワード線ＷＬを介して第４の
ＭＯＳトランジスタ１８のゲート電極２１に昇圧電圧Ｖ
０　が印加される。ビット線ＢＬからビット選択信号に
よって選択された第４のＭＯＳトランジスタ１８はオン
し、これに接続されたキャパシタ１９に電荷が蓄積され
てＤＲＡＭセル１７にデータが書込まれた状態になる。 第１のＭＯＳトランジスタ３のドレイン層８に電源電圧
ＶＣＣよりも高い昇圧電圧Ｖ０　を印加すると、第１の
ＭＯＳトランジスタ３のゲート電極７は容量カップリン
グによって昇圧されてＶ０　の２倍程度の電位になる。 このため、第３のＭＯＳトランジスタ５のＮ−　型導電
層１５にも二重に昇圧された電圧が印加される。しかし
、第３のＭＯＳトランジスタ５の導電型１５は低濃度化
されてＮ−　型となっているため、半導体基板１に対し
て高耐圧性を有する。

【００２８】しかも、このＮ−　型導電層１５は、高濃
度の導電層を有しない低濃度だけの層により構成されて
いるので素子の面積が大きくならない。しかも、Ｎ−　
型導電層１５と同極性の不純物を含む多結晶シリコンよ
りなる電極３８をＮ−　型導電層１５の上に形成してい
るために、アニールによって電極３８中の不純物をＮ−
　型導電層１５に浅く拡散させてコンタクト抵抗を低く
できる。

【００２９】図４は、多結晶シリコンのドーズ量と電極
３８とＮ−　型導電層１５との間のコンタクト抵抗との
関係を示す図である。同図中、縦軸はログスケールで抵
抗を示し、横軸はログスケールでドーズ量を示す。図４
は、多結晶シリコン電極３８の膜厚が２０００Å、Ｎ−
　型導電層１５の不純物ドーズ量が１×１０１３／ｃｍ
２　の条件下で得られたものであり、同図から多結晶シ
リコンのドーズ量が１×１０１５／ｃｍ２　以上である
とコンタクト抵抗が非常に小さいことがわかる。

【００３０】図５及び図６は、夫々高耐圧ＭＯＳトラン
ジスタの第１実施例の要部を拡大して示す図である。本
実施例では、Ｎ＋　型導電層１６が図５に示す如くＬＤ
Ｄ構造を有し、Ｎ＋　型部１６１　とＮ−　型部１６２
　とからなる。Ｎ＋　型部１６１　の不純物濃度はＮ−
　型部１６２　より大であり、Ｎ−　型部１６２　の不
純物濃度はＮ−　型導電層１５と略同じである。又、図
６に示す如く、Ｎ−　部１６２　はゲート電極１４と一
部オーバーラップする。

【００３１】なお、Ｎ−　型導電層１５のＰイオンのド
ーズ量が、１×１０３　／ｃｍ２　、多結晶シリコン電
極３８の膜厚が２０００Å、多結晶シリコンのＰイオン
のドーズ量が１×１０１５／ｃｍ２　、図５に示すゲー
ト電極１４とコンタクトホール２９との間の距離Ｄが１
μｍの条件下では、ＭＯＳトランジスタのドレインにお
いて２０Ｖの耐圧を確保することができた。

【００３２】次に、第１及び第３のＭＯＳトランジスタ
３，５の形成方法を例に上げて、低濃度のドレイン層１
５と高濃度のソース層１６とを有する半導体装置の製造
方法の実施例を説明する。

【００３３】先ず、本発明になる半導体装置の製造方法
の第１実施例を説明する。図７（ａ）に示す如く、半導
体基板１の第１，第３のトランジスタ形成領域Ｔ１　，
Ｔ２　の周囲にＬＯＣＯＳ法によりフィールド酸化膜４
２を形成した後、ゲート酸化膜６，１３を熱酸化法によ
り形成する。その後、不純物を含む多結晶シリコン膜を
形成してこれをフォトリソグラフィー法によりパターニ
ングし、各トランジスタ形成領域Ｔ１　，Ｔ２　の中央
に、ゲート酸化膜６，１３を介して多結晶シリコンより
なるゲート電極７，１４を形成する。

【００３４】そして、ゲート電極７，１４の両側にセル
フアライン的にＰ等のＮ型不純物イオンを注入、拡散し
て低濃度の導電層４３を形成する。この場合の不純物ド
ーズ量は１０１３〜１０１４／ｃｍ２　であり、Ｎ−　
型導電層４３が形成される。

【００３５】その後、図７（ｂ）に示す如く、ＣＶＤ法
によりＳｉＯ２　膜４４を全体に１０００Å程度形成す
る。又、第３のトランジスタ形成領域Ｔ２　の一方の導
電層４３及びその周囲をレジスト４５によって覆い、反
応性イオンエッチング（ＲＩＥ）法によってＳｉＯ２　
膜４４を選択的に除去すると、レジスト４５によって覆
われた部分のＳｉＯ２　膜４４が残存すると共に、ゲー
ト電極７，１４の脇に残存ＳｉＯ２　膜４４のサイドウ
ォール４６が図７（ｃ）に示す如く形成される。

【００３６】次に、ＳｉＯ２　膜４４及びサイドウォー
ル４６をマスクとして砒素（Ａｓ）イオンを半導体基板
１に注入、拡散すると、ＳｉＯ２　膜４４に覆われてい
ない領域に１０２０／ｃｍ３　程度の高濃度層が形成さ
れて導電層４３がＬＤＤ構造となる。この場合、ＳｉＯ
２　膜４４に覆われた導電層４３は図７（ｄ）に示す如
く低濃度の状態に保持される。

【００３７】その後、図８（ａ）に示す如く全体にＳｉ
Ｏ２　膜４７を形成し、フォトリソグラフィー法によっ
てＳｉＯ２　膜４７及びＳｉＯ２　膜４４をパターニン
グすることにより図８（ｂ）に示す如きコンタクトホー
ル２８〜３１を導電層４３の上に形成する。

【００３８】次に、２０００Å程度の厚さの多結晶シリ
コン膜４９を全体に形成した後に、Ｐイオンを１×１０
１５／ｃｍ２　のドーズ量で注入する。又、フォトリソ
グラフィー法により多結晶シリコン膜４９を選択的にエ
ッチングし、図８（ｃ）に示す如くコンタクトホール２
８〜３１内に多結晶シリコン膜４９を残存させる。

【００３９】この状態において、第１のトランジスタ形
成領域Ｔ１　に形成された導電層４３はＬＤＤ構造とな
り、一方が図３に示すドレイン層８をなし、他方がソー
ス層９をなす。又、第３のトランジスタ形成領域Ｔ２　
に形成された導電層４３のうち、ＳｉＯ２　膜４４によ
り覆われて低濃度の状態となっているものがＮ−　型導
電層１５をなし、他方がＬＤＤ構造の導電層１６をなす
。更に、コンタクトホール２８〜３１内に残存させた多
結晶シリコン膜４９は電極３５〜３８として使用される
。

【００４０】その後の熱酸化やアニール等の加熱工程に
おいて電極３５〜３８は加熱され、これらの中に含まれ
た不純物がソース層９、ドレイン層８及び導電層１５，
１６に浅く拡散するため、これらの層と電極３５〜３８
とのコンタクト抵抗が低くなる。

【００４１】従って、昇圧電圧Ｖ０　よりも高い電圧が
加わる第３のＭＯＳトランジスタ５の一方の導電層１５
がＮ−　型であっても、電極３８とのコンタクト抵抗が
低くなり、良好な接触が図れる。

【００４２】ところで、第３のＭＯＳトランジスタ５の
Ｎ−　型導電層１５をＳｉＯ２　膜４４により覆う場合
に、図７（ｃ）に示す如く、レジスト４５をマスクにし
てＳｉＯ２　膜４４をパターニングすると、半導体基板
１上に残存したＳｉＯ２　膜４４の周縁が垂直形状にな
って段差が生じる。このため、ＳｉＯ２　膜４４が厚い
場合には、その後の工程で配線の断線や加工時のエッチ
ング残が生じるといった不都合が起こり得る。

【００４３】そこで、この問題を改善した本発明になる
半導体装置の製造方法の第２実施例を図９と共に説明す
る。

【００４４】図９（ａ）は、図７（ｃ）の工程からレジ
スト４５を除去した状態を示す。次に、図９（ｂ）に示
す如く、全体に第２のＳｉＯ２　膜４４ｂを１０００Å
の厚さに積層した後にＲＩＥ法により第２のＳｉＯ２　
膜４４ｂをエッチングすると、ソース層１５の上に残存
したＳｉＯ２　膜４４の側縁部が図９（ｃ）に示す如く
なだらかになり、ステップカバレッジが良くなる。この
場合、ゲート電極７，１４の両側のサイドウォール４６
が２重に形成されることになるが、その厚さは第１及び
第２のＳｉＯ２　膜４４，４４ｂの膜厚を調整すること
によって容易に制御できる。

【００４５】その後、サイドウォール４６及びＳｉＯ２
　膜４４，４４ｂをマスクとして不純物イオンを注入、
拡散し、図７（ｄ）の場合と同様にして図９（ｄ）に示
す如くＬＤＤ構造の導電層４３と低濃度の導電層４３を
併存させる。

【００４６】半導体装置の製造方法の第２実施例によれ
ば、本発明になる高耐圧ＭＯＳトランジスタの第２実施
例が製造される。図１０は高耐圧ＭＯＳトランジスタの
第２実施例の要部を示す。本実施例では、Ｎ＋　型導電
層１６のＮ−　型部１６２　がサイドウォール４６の下
に形成されている。

【００４７】次に、本発明になる高耐圧ＭＯＳトランジ
スタの第３実施例を図１１と共に説明する。同図中、図
３と同一部分には同一符号を付し，その説明は省略する
。本実施例では、コンタクトホール２８とゲート電極１
４との間の距離ｄ１　が、コンタクトホール２９とゲー
ト電極１４との間の距離ｄ２より小さく設定されている
図１２は、距離ｄ２　とＮ−　型導電層１５側の耐圧と
の関係を示す。同図より、ｄ２　が約０．８μｍ以上と
なると耐圧が２０Ｖであることがわかる。

【００４８】図１３は、本発明になる高耐圧ＭＯＳトラ
ンジスタの第４及び第５実施例を説明するための図であ
る。同図中、図３と同一部分には同一符号を付し、その
説明は省略する。図１３（ａ）は第４及び第５実施例の
断面を示し、同図（ｂ），（ｃ）は夫々第４及び第５実
施例の平面を示す。図１３（ｂ）に示す如く、第４実施
例ではコンタクトホール２９は複数のホールからなる。 他方、図１３（ｃ）に示す如く、第５実施例ではコンタ
クトホール２９は第４実施例の場合より大きい単一のホ
ールからなる。第５実施例では、第４実施例に比べて大
きいコンタクト面積が得られる。

【００４９】なお、電極３８等を多結晶シリコンで形成
する際、半導体装置の導電層と共通の工程で形成すれば
製造工程の簡略化が可能となる。そこで、本発明になる
半導体装置の第２実施例では、電極３８を形成する多結
晶シリコン層がＤＲＡＭ内の導電層としても使用される
。図１４は半導体装置の第２実施例の要部を示し、図３
と同一部分には同一符号を付し、その説明は省略する。 例えば、ＤＲＡＭの蓄積電極２４と電極３８を同一の多
結晶シリコン層で形成しても良く、ＤＲＡＭのビット線
ＢＬと電極３８を同一の多結晶シリコン層で形成して良
い。

【００５０】次に、本発明になる高耐圧ＭＯＳトランジ
スタの製造方法の第１実施例を図１５と共に説明する。 同図中、図７及び８と同一部分には同一符号を付し、そ
の説明は省略する。

【００５１】本実施例では、図１５（ａ）に示す如く、
図７（ａ）と共に説明した様にＬＯＣＯＳ法によりフィ
ールド酸化膜４２を形成し、ゲート酸化膜１３を熱酸化
法により形成し、多結晶シリコン膜を形成してパターニ
ングすることによりゲート電極１４を形成し、イオン注
入により低濃度の導電層４３を形成する。

【００５２】その後、図１５（ｂ）に示す如く、図７（
ｃ）と共に説明したようにレジスト４５を高電圧が印加
される側の導電層４３上に形成する。フィールド酸化膜
４２、ゲート電極１４及びレジスト４５をマスクとして
使用してイオン注入を行うことによりＬＤＤ構造の導電
層４３（ソース層１６）が形成される。

【００５３】層間絶縁膜の形成、コンタクトホールの形
成及び電極の形成は図７及び８の場合と同様に行えば良
く、その説明は省略する。

【００５４】次に、本発明になる高耐圧ＭＯＳトランジ
スタの製造方法の第２実施例を図１６と共に説明する。 同図中、図７及び８と同一部分には同一符号を付し、そ
の説明は省略する。

【００５５】本実施例では、図１５（ａ）に示す如き構
成を得た後にＳｉＯ２　酸化膜４４を全体に形成してＲ
ＩＥ法によりＳｉＯ２　酸化膜４４をエッチングするこ
とにより、図１６に示す如くゲート電極１４の側面にサ
イドウォール４６を形成する。更に、レジスト４５を高
電圧が印加される側の導電層４３上に形成する。フィー
ルド酸化膜４２、サイドウォール４６、ゲート電極１４
及びレジスト４５をマスクとして使用してイオン注入を
行うとこによりＬＤＤ構造の導電層４３（ソース層１６
）が形成される。

【００５６】次に、本発明になる高耐圧ＭＯＳトランジ
スタの製造方法の第３実施例を図１７と共に説明する。 同図中、図７及び８と同一部分には同一符号を付し、そ
の発明は省略する。本実施例では、図１５（ｂ）に示す
レジスト４５の代わりにＳｉＯ２　酸化膜４４をマスク
の一部として使用してＬＤＤ構造の導電層４３（ソース
層１６）を形成する。

【００５７】次に、本発明になる高耐圧ＭＯＳトランジ
スタの製造方法の第４実施例を図１８と共に説明する。 同図中、図７及び８と同一部分には同一符号を付し、そ
の説明は省略する。本実施例では、図１７に示すＳｉＯ
２　酸化膜４４をＲＩＥ法でエッチングする際にゲート
電極１４の側面にサイドウォール４６を形成する。した
がって、ＬＤＤ構造の導電層４３（ソース層１６）を形
成する際には、サイドウォール４６もマスクの一部とし
て使用される。

【００５８】次に、本発明になる半導体装置の製造方法
の第３実施例を図１９と共に説明する。同図中、図３，
７及び８と同一部分には同一符号を付し、その説明は省
略する。本実施例では、図１９（ａ）に示す如く高耐圧
ＭＯＳトランジスタ５のゲート電極１４とＤＲＡＭセル
１７のＭＯＳトランジスタ１８のゲート電極２１を形成
した後は、全面にＳｉＯ２　酸化膜４４を形成する。フ
ォトリソグラフィ技術によりメモリセルを構成するＭＯ
Ｓトランジスタ１８上及び高耐圧ＭＯＳトランジスタ５
の導電層４３（ドレイン層１５）上のＳｉＯ２酸化膜４
４のみを残して、図１９（ｂ）に示す如くＳｉＯ２　酸
化膜４４をマスクとしてイオン注入を行いＬＤＤ構造の
導電層４３（ソース層１６）を形成する。なお、ＳｉＯ
２　酸化膜４４をＲＩＥ法によりエッチングした際にゲ
ート電極１４の側面に残るサイドウォール４６も図１８
の場合と同様にマスクの一部として使用される。

【００５９】次に、本発明になる半導体装置の製造方法
の第４実施例を図２０と共に説明する。同図中、図３及
び９と同一部分には同一符号を付し、その説明は省略す
る。本実施例では、図２０（ａ）に示す如く、ＳｉＯ２
　酸化膜４４をＲＩＥ法によりエッチングした後に、更
にＳｉＯ２　膜４４ｂを積層し、ＲＩＥ法によりこのＳ
ｉＯ２　層４４ｂをエッチングする。これにより、図２
０（ｂ）に示す如く導電層４３（ソース層１６）上及び
ゲート電極１４上に残存したＳｉＯ２　酸化膜４４の側
縁部がなだらかになり、ゲート電極２１の両側もなだら
かになる。このため、その後の工程で配線の断線が生じ
たり、効果加工時のエッチング残が生じるといった不都
合を防止し得る。

【００６０】なお、酸化膜のエッチングは、基板表面を
直接エッチングにさらすことになるため、汚染や表面ダ
メージ等により接合リークを増大させる。従って、微小
なリーク電流が特性低下をまねくＤＲＡＭのメモリセル
部分では、酸化膜のエッチングは行わない方が望ましい
。上記半導体装置の製造方法の第３及び第４実施例では
、ＳｉＯ２　酸化膜４４のエッチングの際にレジストで
メモリセル部を覆う工程が必要である。しかし、これと
同時に高耐圧ＭＯＳトランジスタ５の導電層４３（ドレ
イン層１５）上もレジストで覆うので、工程増加とはな
らない。なお、メモリセル部の導電層２２，２３は導電
層４３（ドレイン層１５）と同じ比較的低い不純物濃度
を有するが、高濃度のイオン注入は結晶欠陥を誘発して
接合リークの原因となるので、これはむしろ望ましい条
件である。

【００６１】上記各実施例においては、低濃度の導電層
上に形成される電極が多結晶シリコンからなるが、多結
晶シリコンの代わりにアモルファスシリコンや高融点金
属シリサイドを用いてもよい。高融点金属シリサイドに
含まれる高融点金属としては、タングステン（Ｗ）、モ
リブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）
等がある。又、多結晶シリコン膜の上にタングステンシ
リサイド等の高融点金属シリサイドを積層したポリサイ
ド膜を導電層上に電極として用いても良い。更に、多結
晶シリコン又はポリサイドからなる電極の上にＡｌ配線
層を形成しても良く、図１中「ＡＬ」はＡｌ配線層を示
す。なお、ポリサイド膜を形成するには、例えば膜厚０
．１μｍの多結晶シリコン膜の上に膜厚０．１μｍの高
融点金属膜を積層した後に、高融点金属膜の上から例え
ばＰイオンを１０１５／ｃｍ２　程度のドーズ量で注入
すれば良い。

【００６２】

【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタの比較的低濃度のドレイン／ソース領域がドレイン
／ソース電極と直接接続しているのでＭＯＳトランジス
タの微細化が可能であり、上記ドレイン／ソース電極に
は多結晶シリコンを含む導電体を用いるのでドレイン／
ソース領域とドレイン／ソース電極との間のコンタクト
抵抗の上昇を防ぐことができると共に高耐圧が実現でき
るので、実用的には極めて有用である。

【図面の簡単な説明】

【図１】本発明になる高耐圧ＭＯＳトランジスタの原理
を説明する断面図である。

【図２】本発明になる高耐圧ＭＯＳトランジスタの特性
を従来例と比較して示す図である。

【図３】本発明になる半導体装置の第１実施例を示す断
面図及びその回路図である。

【図４】多結晶シリコンの不純物ドーズ量と電極とＮ−
　型導電層との間のコンタクト抵抗との関係を示す図で
ある。

【図５】本発明になる高耐圧ＭＯＳトランジスタの第１
実施例の要部を拡大して示す断面図である。

【図６】本発明になる高耐圧ＭＯＳトランジスタの第１
実施例を要部を拡大して示す断面図である。

【図７】本発明になる半導体装置の製造方法の第１実施
例を説明する断面図である。

【図８】本発明になる半導体装置の製造方法の第１実施
例を説明する断面図である。

【図９】本発明になる半導体装置の製造方法の第２実施
例を説明する断面図である。

【図１０】本発明になる高耐圧ＭＯＳトランジスタの第
２実施例の要部を示す断面図である。

【図１１】本発明になる高耐圧ＭＯＳトランジスタの第
３実施例の要部を示す断面図である。

【図１２】距離ｄ２　とＮ−　型導電層側の耐圧との関
係を示す図である。

【図１３】本発明になる高耐圧ＭＯＳトランジスタの第
４及び第５実施例を説明するための要部断面図及び平面
図である。

【図１４】本発明になる半導体装置の第２実施例の要部
を示す断面図である。

【図１５】本発明になる高耐圧ＭＯＳトランジスタの製
造方法の第１実施例を説明する断面図である。

【図１６】本発明になる高耐圧ＭＯＳトランジスタの製
造方法の第２実施例を説明する断面図である。

【図１７】本発明になる高耐圧ＭＯＳトランジスタの製
造方法の第３実施例を説明する断面図である。

【図１８】本発明になる高耐圧ＭＯＳトランジスタの製
造方法の第４実施例を説明する断面図である。

【図１９】本発明になる半導体装置の製造方法の第３実
施例を説明する断面図である。

【図２０】本発明になる半導体装置の製造方法の第４実
施例を説明する断面図である。

【図２１】ブート・ストラップ・ワード線駆動回路の一
例を示す回路図である。

【図２２】従来のＬＤＤ構造の高耐圧ＭＯＳトランジス
タの一例を示す断面図である。

【図２３】従来の高耐圧ＭＯＳトランジスタの製造方法
の一例を説明する断面図である。

【図２４】従来の高耐圧ＭＯＳトランジスタの製造方法
の他の例を説明する断面図である。

【符号の説明】

１　　半導体基板 ２　　ブースト回路 ３　　第１のＭＯＳトランジスタ ４　　第２のＭＯＳトランジスタ ５　　第３のＭＯＳトランジスタ ６，１３　　ゲート酸化膜 ７，１４　　ゲート電極 ８　　ソース層 ９　　ドレイン層 １５　　Ｎ−　型の導電層 １６　　ＬＤＤ構造の導電層 ３５〜３８　　電極 ４４　　ＳｉＯ２　　　膜

Claims (17)

【特許請求の範囲】
1. 【請求項１】　　半導体基板（１）と、該半導体基板と
   は逆導電型の第１の拡散領域（１５）及び第２の拡散領
   域（１６）と、ゲート電極（１４）とからなる高耐圧Ｍ
   ＯＳトランジスタにおいて、該第１の拡散領域（１５）
   の不純物濃度は該第２の拡散領域（１６）の不純物濃度
   より低く、少なくとも該第１の拡散領域（１５）と直接
   接続された電極（３８）は多結晶シリコンを含む導電体
   （４９）からなり、該多結晶シリコンを含む導電体（４
   ９）の不純物濃度は該第１の拡散領域（１５）の不純物
   濃度より高いことを特徴とする高耐圧ＭＯＳトランジス
   タ。
2. 【請求項２】　　前記第２の拡散領域（１６）は、前記
   第１の拡散領域（１５）と略同じ不純物濃度を有し前記
   半導体基板（１）の表面側に形成された第１の領域（１
   ６２　）と、該第１の拡散領域（１５）の不純物濃度よ
   り高い不純物濃度を有し該第１の領域と連続する第２の
   領域（１６１　）とからなるＬＤＤ構造を有することを
   特徴とする請求項１の高耐圧ＭＯＳトランジスタ。
3. 【請求項３】　　前記ゲート電極（１４）の側面の少な
   くとも前記第１の領域（１６２　）上には絶縁膜のサイ
   ドウォール（４６）が形成されていることを特徴とする
   請求項２の高耐圧ＭＯＳトランジスタ。
4. 【請求項４】　　前記多結晶シリコンを含む導電体（４
   ９）から前記第１の拡散領域（１５）への固相拡散の深
   さは、該第１の拡散領域の深さより浅いことを特徴とす
   る請求項１，２又は３の高耐圧ＭＯＳトランジスタ。
5. 【請求項５】　　半導体基板（１）上に選択的にフィー
   ルド酸化膜（４２）を形成する工程と、該フィールド酸
   化膜により限定された該半導体基板上の領域にゲート酸
   化膜（１３）及びゲート電極（１４）を順次形成する工
   程と、第１のイオン注入により該ゲート電極の両側に該
   半導体基板とは逆導電型の不純物領域（４３，１５，１
   ６）を形成する工程と、一方の不純物領域（４３，１５
   ）をマスク層（４５，４４）にて覆う工程と、該フィー
   ルド酸化膜、該ゲート電極及び該マスク層をマスクとし
   て第２のイオン注入を行い他方の不純物領域（４３，１
   ６）の不純物濃度を該一方の不純物領域の不純物濃度よ
   り高くする工程と、少なくとも該一方の不純物領域上に
   直接該一方の不純物領域の不純物濃度より高い不純物濃
   度の多結晶シリコンを含む導電体（４９）からなる電極
   （３８）を形成する工程とを含むことを特徴とする高耐
   圧ＭＯＳトランジスタの製造方法。
6. 【請求項６】　　前記一方の不純物領域（４３，１５）
   をマスク層（４５，４４）にて覆う工程は、前記マスク
   層を前記半導体基板（１）の全面に形成して選択的エッ
   チングを行い、前記ゲート電極（１４）の側面の少なく
   とも前記他方の不純物領域（４３，１６）上に前記マス
   ク層のサイドウォール（４６）を残すことを特徴とする
   請求項５の高耐圧ＭＯＳトランジスタの製造方法。
7. 【請求項７】　　前記一方の不純物領域（４３，１５）
   をマスク層（４５，４４）にて覆う工程は、該マスク層
   の上に第２のマスク層（４４ｂ）を更に積層して選択エ
   ッチングを行い、該マスク層の側縁部及び前記サイドウ
   ォール（４６）の部分をなだらかにすることを特徴とす
   る請求項６の高耐圧ＭＯＳトランジスタの製造方法。
8. 【請求項８】　　半導体基板（１）と、該半導体基板と
   は逆導電型の第１の拡散領域（１５）及び第２の拡散領
   域（１６）と、該第１の拡散領域上に形成された第１電
   極（３８）と、該第２の拡散領域上に形成された第２の
   電極（３５）と、ゲート電極（１４）とからなる高耐圧
   ＭＯＳトランジスタを有する半導体装置において、該第
   １の拡散領域（１５）の不純物濃度は該第２の拡散領域
   （１６）の不純物濃度より低く、少なくとも該第１の電
   極（３８）は該第１の拡散領域の不純物濃度より高い不
   純物濃度の多結晶シリコンを含む導電体（４９）からな
   り、該第１の電極（３８）は該第２の電極（３５）に印
   加される電圧より高い電圧を印加される構成とされてい
   ることを特徴とする高耐圧ＭＯＳトランジスタを有する
   半導体装置。
9. 【請求項９】　　前記半導体基板（１）上には複数の素
   子が形成されており、前記多結晶シリコンを含む導電体
   （４９）は少なくとも１つの素子の導電層と同一層であ
   ることを特徴とする請求項８の高耐圧ＭＯＳトランジス
   タを有する半導体装置。
10. 【請求項１０】　　前記半導体基板（１）上には複数の
    素子が形成されており、前記多結晶シリコンを含む導電
    体（４９）は少なくとも１つの素子と接続する配線層と
    同一層であることを特徴とする請求項８又は９の高耐圧
    ＭＯＳトランジスタを有する半導体装置。
11. 【請求項１１】　　前記高耐圧ＭＯＳトランジスタ（５
    ）のゲート電極（１４）に外部より印加される電源電圧
    （ＶＣＣ）より高い電圧（Ｖ０　）がソース電極及びド
    レイン電極のうち一方に印加される他のＭＯＳトランジ
    スタ（３）を更に有し、該他のＭＯＳトランジスタのゲ
    ート電極（７）は該高耐圧ＭＯＳトランジスタの第１の
    電極（３８）に接続されていることを特徴とする請求項
    ８の高耐圧ＭＯＳトランジスタを有する半導体装置。
12. 【請求項１２】　　前記高耐圧ＭＯＳトランジスタ（５
    ）の第１の電極（３８）と前記他のＭＯＳトランジスタ
    （３）のゲート電極（７）とを接続するノードに印加さ
    れる電圧は前記電圧（Ｖ０　）より高いことを特徴とす
    る請求項１１の高耐圧ＭＯＳトランジスタを有する半導
    体装置。
13. 【請求項１３】　　前記他のＭＯＳトランジスタ（３）
    のソース電極及びドレイン電極のうち他方はメモリセル
    （１８，１９）のワード線（ＷＬ）に接続されているこ
    とを特徴とする請求項１１又は１２の高耐圧ＭＯＳトラ
    ンジスタを有する半導体装置。
14. 【請求項１４】　　前記メモリセル（１８，１９）は１
    つのＭＯＳトランジスタ（１８）と１つのキャパシタ（
    １９）からなることを特徴とする請求項１３の高耐圧Ｍ
    ＯＳトランジスタを有する半導体装置。
15. 【請求項１５】　　半導体基板（１）上に少なくとも高
    耐圧ＭＯＳトランジスタ（５）及びメモリセルを構成す
    るＭＯＳトランジスタ（１８）を有する半導体装置の製
    造方法において、半導体基板（１）上に選択的にフィー
    ルド酸化膜（４２）を形成する工程と、該フィールド酸
    化膜により限定された該半導体基板上の領域にゲート酸
    化膜（１３，２０）及びゲート電極（１４，２１）を順
    次形成する工程と、第１のイオン注入により該ゲート電
    極の両側に該半導体基板とは逆導電型の不純物領域（４
    ３，１５，１６，２２，２３）を形成する工程と、該メ
    モリセルを構成するＭＯＳトランジスタの不純物領域（
    ４３，２２，２３）と該高耐圧ＭＯＳトランジスタの一
    方の不純物領域（４３，１５）をマスク層（４５，４４
    ）にて覆う工程と、該フィールド酸化膜、該高耐圧ＭＯ
    Ｓトランジスタの該ゲート電極（１４）及び該マスク層
    をマスクとして第２のイオン注入を行い該高耐圧ＭＯＳ
    トランジスタの他方の不純物領域（４３，１６）の不純
    物濃度を該一方の不純物領域（４３，１５）の不純物濃
    度より高くする工程と、少なくとも該一方の不純物領域
    （４３，１５）上に直接該一方の不純物領域（４３，１
    ５）の不純物濃度より高い不純物濃度の多結晶シリコン
    を含む導電体（４９）からなる電極（３８）を形成する
    工程とを含むことを特徴とする高耐圧ＭＯＳトランジス
    タを有する半導体装置の製造方法。
16. 【請求項１６】　　前記マスク層（４５，４４）にて覆
    う工程は、前記マスク層を前記半導体基板（１）の全面
    に形成して選択的エッチングを行い、前記高耐圧ＭＯＳ
    トランジスタの前記ゲート電極（１４）の側面の少なく
    とも前記他方の不純物領域（４３，１６）上に前記マス
    ク層のサイドウォール（４６）を残すことを特徴とする
    請求項１５の高耐圧ＭＯＳトランジスタを有する半導体
    装置の製造方法。
17. 【請求項１７】　　前記マスク層（４５，４４）にて覆
    う工程は、該マスク層の上に第２のマスク層（４４ｂ）
    を更に積層して選択エッチングを行い、該マスク層の側
    縁部、前記サイドウォール（４６）の部分及び前記メモ
    リセルを構成するＭＯＳトランジスタのゲート電極（２
    １）の両側の部分をなだらかにすることを特徴とする請
    求項１６の高耐圧ＭＯＳトランジスタを有する半導体装
    置の製造方法。