JPH10294443A - Ｄｒａｍアレーデバイスのビットライン接合の作成方法およびｄｒａｍセル - Google Patents

Ｄｒａｍアレーデバイスのビットライン接合の作成方法およびｄｒａｍセル

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JPH10294443A
JPH10294443A JP10086495A JP8649598A JPH10294443A JP H10294443 A JPH10294443 A JP H10294443A JP 10086495 A JP10086495 A JP 10086495A JP 8649598 A JP8649598 A JP 8649598A JP H10294443 A JPH10294443 A JP H10294443A
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dopant
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ion implantation
dram
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ガル マーティン
Johann Alsmeier
アルスマイアー ヨハン
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Abstract

(57)【要約】 【課題】 適切なオフ電流動作を有し、リーク電流の少
ないＤＲＡＭアレーデバイスを提供する。 【解決手段】 本発明のＤＲＡＭアレーデバイス内のビ
ットライン接合作成方法によりチャネル領域のドーピン
グプロファイルが改善される。イオン注入により、デバ
イスプロセッシング中に作られるビットラインコンタク
ト穴を介してコントラドーピングを行うことにより、ア
レーのビットライン側のチャネル領域のドーパント濃度
が高められ、同時に埋込ストラップ側のドーパントが増
加することがない。これによりデバイスのオフ電流動作
が改善される。コンタクト穴のアスペクト比に依存して
イオン注入の傾斜角を調節することにより、オフ電流効
率を最大化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は概してデバイスおよ
びデバイスの製造に関する。より詳細には、本発明はオ
フ電流動作の改善に寄与する非対称チャネルドーパント
プロファイルを有したデバイスと、該デバイスの製造方
法に関する。
【０００２】
【従来の技術】今日の集積回路（ＩＣ）の製造において
はデバイスを構成する素子、例えばトランジスタやキャ
パシタが形成、相互に接続されることにより、所望の電
子的機能が実現される。ＩＣの製造にかかる費用はウェ
ーハ当たりのＩＣ数に逆比例するため、ウェーハ当たり
のＩＣの数を増加することが常に要求されており、新規
なフォトリソグラフィー技術が開発される度に被集積素
子の微細化が進み、デバイス密度が向上し、その結果ウ
ェーハ当たりのＩＣ数が増加されている。
【０００３】特に、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）
の製造に伴い、デバイス密度の著しい向上が見られる。
典型的なＤＲＡＭは行（ワードライン）と列（ビットラ
イン）により構成されたメモリセルにおいて情報が記憶
される。メモリセルは、「ノード」又は「記憶ノード」
と呼ばれる記憶キャパシタに接続されているパストラン
ジスタを有する。パストランジスタはソース、ドレイ
ン、ゲートを有する。様々な濃度の逆極性ドーパント
を、半導体基板に例えばイオン注入ないし拡散すること
により、トランジスタのソース、ゲートの下部に位置す
るチャネル、及びドレインが形成される。これら様々の
逆極性に帯電されたドープ領域は当業者の間ではレトロ
グレード（ｒｅｔｒｏｇｒａｄｅ）又はコントラドープ
ウェル（ｃｏｎｔｒａｄｏｐｅｄ ｗｅｌｌ）と呼ばれ
る。ＤＲＡＭセルにおいては一般的に、ソースがビット
ラインに対応し、ゲートがワードラインに対応し、ドレ
インはノードに接続されている。行列アドレスデコー
ダ、ドライバ、センスアンプ等の補助回路によりセルア
レー内の所望の１つまたは複数のセルが活性化される。
セルが活性化されるとトランジスタによりデータがノー
ドに読み込まれたり書き込まれたりする。
【０００４】パストランジスタの設計において重要な事
項にオフ電流（Ｉｏｆｆ）特性がある。このＩｏｆｆ特
性は記憶ノードのリーク電流に直接関係している。よっ
て、Ｉｏｆｆは記憶ノードの保持時間に影響を与える。
Ｉｏｆｆはチャネル内のドーパントプロファイルにより
決定され、ドーパントプロファイルによりゲート閾値電
圧（Ｖｔ）が制御される。トランジスタの小型化に従っ
てＶｔ注入のドーパント濃度を増大して十分なＩｏｆｆ
特性を達成することにより、十分な記憶ノード保持時間
を確保する必要がある。
【０００５】しかしながら、チャネルのドーパント濃度
を高めてＩｏｆｆを低減すると、チャネルのノード側に
強い電界が生じてしまう。このような高い電界があると
ノードからのリーク電流が増加し、せっかく高めたＶｔ
の効果を打ち消してしまう。
【０００６】
【発明が解決しようとする課題】本発明の課題は、適当
なＩｏｆｆとリーク電流の少ないデバイスを提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明によるＤＲＡＭア
レーデバイス内のビットライン接合の作成方法によれ
ば、チャネル領域内のドーピングプロファイルが改良さ
れる。本発明の方法ではプロセッシング中にデバイス内
に作られたビットラインコンタクト穴を介してイオン注
入によりコントラドーピング（ｃｏｎｔｒａｄｏｐｉｎ
ｇ）が行われる。この特有のドーピング方法によりアレ
ーのビットライン側のチャネル領域におけるドーパント
濃度が高められる一方、それに伴って埋め込みストラッ
プ側のドーパントが増加することがない。このようなド
ーピングプロファイルによりデバイスのオフ電流動作が
改善される。コンタクト穴のアスペクト比に応じて、イ
オン注入に傾斜角を設けることができ、該角度の調節に
よってオフ電流効率を最大にすることができる。
【０００８】
【発明の実施の形態】本発明は適当なＩｏｆｆ特性を有
し、接続されたデバイスからのリーク電流の少ないデバ
イスに関する。以下に本発明をトレンチキャパシタを使
用したＤＲＡＭセルに適用した場合について説明する
が、本発明の用途は幅広く、許容可能なＩｏｆｆと低減
されたリーク電流を有するデバイスにも及ぶ。本発明の
説明を容易にするため、通常のトレンチキャパシタ型Ｄ
ＲＡＭセルを以下に手短に説明する。
【０００９】ＤＲＡＭセル１０５が図１に示されてい
る。図示のＤＲＡＭセルは例えばＮｅｓｂｉｔ他による
文献「Ａ ０．６μｍ2 ２５６Ｍｂ Ｔｒｅｎｃｈ
ＤＲＡＭ Ｃｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄ ＢｕｒｉＥｄ ＳＴｒａｐ （ＢＥＳＴ）， Ｉ
ＥＤＭ ９３−６２７に記載されている。典型的にはＤ
ＲＡＭセルアレーはワードラインとビットラインの相互
接続によりＤＲＡＭチップを形成している。
【００１０】図において、ＤＲＡＭセルはデータ記憶用
のトレンチキャパシタ１１０を有する。トレンチは、例
えばホウ素（Ｂ）等のｐ形ドーパントで軽くドーピング
された基板１０１内に形成される。トレンチには典型的
には、高濃度にドーピングされたｎ形ポリシリコン（ポ
リ）１２０が充填されている。パストランジスタ１５０
はゲートスタック１５５とソース１５１を有し、ドレイ
ン１５２はトレンチに接続されている。ドレインとソー
スは例えばリン（Ｂ）ドーパントの注入により形成され
る。Ｂドーパントはゲートの下部に配設されてチャネル
を形成する。ＤＲＡＭアレーでは一般的にゲートとソー
スがそれぞれワードラインとビットラインを表す。ゲー
トスタック１６０はトレンチ１１０の上部に置かれる。
ゲートスタック１６０は通過ワードラインと呼ばれ、浅
いトレンチ分離（ＳＴＩ）１３０により分離される。Ｓ
ＴＩによりまたＤＲＡＭセルはアレー内の他のＤＲＡＭ
セルから分離される。
【００１１】図示のようにトランジスタのソースは例え
ばポリスタッド１７５によりビットライン１８０に結合
されている。ビットラインとゲートは絶縁層１８４によ
り互いに分離されている。絶縁層１８４は例えばＢＰＳ
Ｇを含む。ソース（ビットライン）とゲート（ワードラ
イン）に適当な電圧を印加してトランジスタを活性化す
ることによりデータがトレンチキャパシタに書き込まれ
たり読み出されたりする。
【００１２】ＤＲＡＭセル１０５の製造においてはまず
トレンチ１１０が、例えば軽くＢドープされた基板内に
形成される。基板は、ＳＴＩ表面が基板と平坦になるよ
う平坦化される。基板のトランジスタ１５０のチャネル
の位置する部分はＢが注入される。この注入はＩｏｆｆ
を決定するパストランジスタのＶｔを調節するために行
われる。Ｖｔ注入は基板と同じ導電性のドーパントを含
むので、典型的にはレトログレード注入と呼ばれる。
【００１３】基板のチャネル領域にイオンを選択的に注
入するために、例えばレジストを含むマスクが形成され
て通常のリソグラフィー技術により基板表面に転写され
る。その結果得られるチャネル下のドーパントプロファ
イルは対照的ないし均一である。つまり、点線１５５に
より示されるように、ドーパントの濃度がチャネル全体
にわたって実質的に均一となる。
【００１４】ゲートスタック１５０と１６０はゲート酸
化膜とともにＶｔ注入後に形成される。ソース１５１と
ドレイン１５２は、ゲートスタックをマスクとして使用
してｐドーパントの注入により形成される。ｐドーパン
トはＢドープされた基板と逆の導電性を有するため、ソ
ースおよびドレイン注入はコントラドーピング注入と呼
ばれる。ＤＲＡＭセルを形成する熱処理中、ドープされ
たトレンチポリからのドーパントが過拡散して埋込スト
ラップ１５９を形成する。
【００１５】絶縁層１８４はトランジスタ及び基板表面
上に形成される。コンタクト穴は絶縁層内のソース領域
上部に設けられ、高濃度にドープされたｎ形ポリで充填
される。アルミニウム等の金属を絶縁層上部に設けてビ
ットラインを形成する。ビットラインは、ソースとポリ
スタッドにより形成されたビットライン間の導電路を除
いて、絶縁層によりトランジスタから分離される。
【００１６】以上がＤＲＡＭセルとその製造工程の簡単
な説明である。言うまでもなく実際のＤＲＡＭセル及び
プロセスではさらに別の素子とステップが加わる場合も
ある。そのような付加的素子及びステップは周知であ
り、例えばＮｅｓｂｉｔ他による前記文献に記載されて
いる。
【００１７】すでに述べたようにチャネル長さの縮小に
つれてＶｔを高くしなければ十分なＩｏｆｆを達成でき
ない。Ｖｔを高めるために、チャネル内のＢドーパント
の濃度を高める。上述の如く、公知のＤＲＡＭ製造では
チャネル全体にわたって実質的に均一なドーパント濃度
が生ずる。チャネル内のドーパント濃度を増大させるこ
と自体により、チャネルとドレイン間のＰ／Ｎ接合部に
おけるドーパント濃度も増大する。しかし、チャネル／
ドレイン接合部のＢ濃度を増大すると、接合電界の増大
により該接合部の一貫性（ｉｎｔｅｇｒｉｔｙ）に悪影
響を与えてしまう。例えば、接合部の一貫性が低いとリ
ーク電流が増加する。記憶キャパシタはドレインに接続
されているから、キャパシタからドレイン／チャネル接
合を介してリーク電流が増加すると、キャパシタの保持
時間が短くなる。
【００１８】本発明によれば、適切なＩｏｆｆを有しチ
ャネル／ドレイン接合部のリーク電流が低減されたトラ
ンジスタが得られる。本発明によればデバイスはチャネ
ル内に非対称ドーパントプロファイルを有する。非対称
ドーパントプロファイルは、チャネル／ドレイン接合部
の一貫性に悪影響を与えることなく形成される。
【００１９】図２に示されているのはＤＲＡＭセル２０
５内における本発明の実施例である。ＤＲＡＭセル２０
５は点線２０２と２０３により境界付けられている。図
示のようにＤＲＡＭセルは例えば基板２０１内に形成さ
れたトレンチキャパシタ２１０を有し、該基板は第１の
導電性を有するドーパントにより軽くドープされてい
る。このようなトレンチキャパシタはすでに参照したＮ
ｅｓｂｉｔ他による文献に記載されている。トレンチは
通常、第２の導電性を有したドーパントにより高濃度に
ドープされたポリシリコン（ポリ）２２０により充填さ
れている。該ポリはキャパシタの一方のプレートとして
機能する。キャパシタの他方のプレートは同じく第２の
導電性を有する埋込プレート２１５により形成される。
これら２つのプレートは絶縁層２１７により分離されて
いる。絶縁層の品質を高めるために絶縁層２１７のトレ
ンチ側壁上には窒化物層が形成され、さらにその上には
酸化物層が形成されている。
【００２０】第２導電性を有した埋め込みウェル２２３
が、基板表面下のトレンチ中央部あたりに配設されてい
る。該ウェル内のドーパントのピーク濃度はカラー２２
５の底部あたりにある。カラー２２５は例えば、ノード
の埋め込みプレートへのパンチスルーを防止するのに十
分な厚みの酸化膜を有する。典型的にはウェルは軽くド
ーピングされる。埋め込みウェルはアレー内のＤＲＡＭ
セルの埋め込みプレートを１つに接続し、共通プレート
を形成する。埋め込みウェルは基準電位（図示しない）
に結合される。実施例の１つでは基準電位はＶｄｄの約
半分（Ｖｄｄ／２）に設定される。
【００２１】ＤＲＡＭセルはまたトランジスタ２５０を
有する。このトランジスタはゲートスタック２５５、ソ
ース領域２５１およびドレイン領域２５２を有する。ド
レインおよびソース領域には第２の導電性のドーパント
が注入されている。ゲート下のチャネル領域２５８は第
１導電性のドーパントを含む。すでに基板は第１導電性
のドーパントを有するが、トランジスタのＶｔを調節す
るために第１導電性のドーパントをさらに注入する必要
がある。
【００２２】ゲートスタックは典型的には、ゲート酸化
膜（図示しない）上に形成された多結晶（ポリ）等の導
電層２５６を有する。応用分野によってはケイ化物層
（図示しない）により複合ゲートスタックが形成され
る。様々なケイ化物、例えばモリブデン（ＭｏＳ
ｉｘ）、タンタル（ＴａＳｉｘ）、タングステン（ＷＳ
ｉｘ）、ケイ化チタニウム（ＴｉＳｉｘ）、又はケイ化
コバルト（ＣｏＳｉｘ）により層１１４が形成される。
又はアルミニウムや、タングステン、モリブデン等の耐
火金属を単体でないしはケイ化物又はポリと組み合わせ
て使用される。複合ゲートが好ましい理由は、それを用
いることによってゲートのシート抵抗が減少され、そこ
を通過する信号のＲ−Ｃ遅延が低減できるからである。
【００２３】導電層２５６上には窒化物層２５５が形成
されている。この層は以降の処理工程のためのエッチス
トップとして働く。図示しないスペーサがゲート側壁上
に形成されてソースとドレイン領域のゲート領域に対す
るアンダラップ拡散を規定している。アンダラップ拡散
はオーバラップキャパシタンスを低減する。
【００２４】基板面積を有効に利用するために、セルか
らＳＴＩにより分離されているゲートスタック１８０が
典型的にはトレンチ２１０上に形成される。このゲート
スタックはＤＲＡＭアレー内の通過ワードラインを表
す。さらに図１にはトランジスタ２７０のゲートスタッ
クが示されており、隣接するトレンチ（図示しない）に
接続されている。図示のようにトランジスタ２７０はト
ランジスタ２５０と共通のソースを有する。このような
ＤＲＡＭアーキテクチャは折り畳みビットラインアーキ
テクチャとして公知である。その他のオープン及びオー
プン折り畳み形アーキテクチャも使用可能である。こう
したアーキテクチャは例えばＴａｋａｓｈｉｍａらによ
る文献，ＩＥＥＥ， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，Ｖｏｌ．２９，ｎｏ．４，ｐｐ．５３９−
５４２，（Ａｐｒｉｌ １９９４）に記載されている。
【００２５】基板表面には窒化物層２８３がデポジット
され、トランジスタと基板表面を覆っている。窒化物層
はエッチストップとして機能する。図示しない絶縁層が
窒化物層２８３上に形成され、トランジスタとビットラ
イン２８０間を絶縁している。該絶縁層は例えばリンケ
イ酸塩ガラス（ＰＳＧ）やホウ素−リンケイ酸塩ガラス
（ＢＰＳＧ）等の、リンでドーピングされた二酸化珪素
を含む。
【００２６】コンタクトスタッド２７５はソース２５１
をビットラインに接続する。図示のように、該コンタク
トは例えば同一の導電性を有するドーパントでドーピン
グされたポリを有する無境界（ｂｏｒｄｅｒｌｅｓｓ）
コンタクトである。又は、境界付き（ｂｏｒｄｅｒｅ
ｄ）コンタクトやその他のコンタクトスタッドも使用可
能である。さらに、タングステンやその他の導電性材料
を含むコンタクトスタッドも利用可能である。
【００２７】本発明によれば、チャネル内のドーパント
プロファイルは点線で示すように非対称である。特にド
ーパントのピーク濃度はチャネルのソース側近くに位置
し、ストラップ２５９によりキャパシタ２１０に接続さ
れているドレイン側に行くに従って減少する。ピークの
正確な位置は重要でない。重要なのは傾斜（ｇｒａｄｅ
ｄ）プロファイルを得ることである。つまり、プロファ
イルのピークが接合のビットライン側近くにあり、接合
のドレイン側に進むにつれて減少するということであ
る。そのようなプロファイルによりデバイスがサブセク
ションに分割され、個々のサブセクションが固有のＶｔ
を有する。接合のビットライン側はドーパントの濃度が
高いため、高いＶｔを有する。一方、接合のドレイン側
はドーパントの濃度が低いため、デバイスのビットライ
ン側に比べて低いＶｔを有する。このタイプのドーパン
トプロファイルにより回路設計者は、十分なＩｏｆｆを
可能とするＶｔを、チャネル／ドレイン接合に悪影響を
与えることなく得ることができる。その結果、キャパシ
タ２１０からのリーク電流を低減できる。実施例の１つ
では、ドーパントプロファイルのピークはアクティブな
ワードライン２７０の下のビットラインコンタクト穴か
ら約１００ｎｍ離れて水平に位置し、垂直にはシリコン
表面の約３０ｎｍ下に位置する。トランジスタ２７０の
チャネル２５８もまた非対称ドーパントプロファイルを
有し、該トランジスタのドレイン（図示しない）に接続
されたキャパシタ間のリーク電流を低減している。
【００２８】図３（ａ）ないし（ｅ）は、非対称ドーパ
ントプロファイルを有するトランジスタを形成する方法
をＤＲＡＭセル内で実施した図である。図３（ａ）にお
いて、基板３０１内にトレンチキャパシタ３１０が形成
されている。基板表面の大部分は重要でなく、（１０
０）、（１１０）、又は（１１１）等の適当な方向性が
使用可能である。好適な実施例では基板はｐ形ドーパン
ト（ｐ）により軽くドーピングされている。
【００２９】トレンチキャパシタ３１０は基板内に通常
の技術により形成される。そのような技術は例えば既に
引用したＮｅｓｂｉｔ等による文献に記載されている。
図においてトレンチは高濃度にドーピングされたｎ形
（ｎ＋）ポリ３１４で充填されている。該ｎ＋ポリはキ
ャパシタの一方のプレートとして機能する。 ｎ＋埋込
プレートがトレンチの底部を囲んで、キャパシタの他方
のプレートとして機能する。トレンチと埋込プレートは
ノード絶縁層３１７により互いに分離されている。実施
例の１つではこのノード絶縁層は窒化物および酸化物層
を有する。トレンチの上部にはカラー３２５が形成され
ている。カラーはＴＥＯＳ等の絶縁材料を含む。さら
に、埋込Ｎウェル３２３が設けられてアレー内のその他
のトレンチを互いに接続している。トレンチの最上部に
はＳＴＩ３３０が形成されている。このＳＴＩにより他
のＤＲＡＭセルが分離される。図示のように、基板表面
は平坦化され、以降のプロセスのための平坦面３０９を
構成している。
【００３０】次に、ＤＲＡＭセルのｐチャネルアクセス
トランジスタ用ｐ形ウェル領域が形成される。ウェルの
形成は例えば基板上に薄い酸化膜を形成し、レジスト
（図示しない）等のマスク層をデポジットすることを含
む。酸化層はウェル注入中におけるスクリーン酸化物と
して機能する。続いてレジスト層がパターニングされて
ｐウェル領域が露出される。ホウ素（Ｂ）等のｐ形ドー
パントが該ウェル領域に注入される。このｐ形ドーパン
トはパンチスルーを防ぐために十分な深さまで注入され
る。ドーパントプロファイルはゲート閾値電圧（Ｖｔ）
等の所望の電気的特性を達成できるよう調整される。
【００３１】さらにｐチャネルサポート回路用のｎウェ
ルが形成される。相補形酸化金属シリコン（ＣＭＯＳ）
デバイスにおける相補形ウェルのためにはｎウェルが形
成される。ｎウェルの形成には、ｎウェルを画定し形成
するための付加的リソグラフィーおよび注入ステップが
必要である。ｐウェルと同様、ｎウェルのプロファイル
も所望の電気的特性を達成するように調節される。注入
後、酸化層は除去される。
【００３２】図３（ｂ）にはトランジスタの形成プロセ
スが示されている。図示のように、ゲート酸化物層が基
板表面に形成される。該酸化物層はトランジスタのゲー
ト酸化物として機能するよう十分な厚みが必要である。
典型的にはゲート酸化物の厚さは約３．５〜１０ｎｍで
ある。酸化層の上にはトランジスタのゲートを形成する
ための様々な層、例えばポリ３９０、珪化物３９１、絶
縁層３９２等が配設される。
【００３３】図３（ｃ）において、ゲートスタック層が
通常のリソグラフィー及びエッチング技術によりパター
ニングされ、様々なトランジスタ用のゲートスタックを
形成している。図示のように、ゲートスタック３５０、
３６０、３７０が形成される。ゲートスタック３５０は
ＤＲＡＭセルのトレンチキャパシタ３１０に接続される
アクセストランジスタを形成し、ゲートスタック３７０
は隣接するトレンチキャパシタ（図示しない）のアクセ
ストランジスタを形成する。ゲートスタック３６０はＳ
ＴＩ３３０によりトレンチキャパシタ３１０から分離し
てその上部に形成されている。ゲートスタック３６０は
通過ワードラインを表す。上述したように、このような
アーキテクチャは折り畳みビットラインアーキテクチャ
と呼ばれる。
【００３４】ゲートスタックを注入マスクとして使用し
て、ｎ形ドーパントを基板に注入してドレイン３５２と
ソース３５１を形成する。ソース３５１はトランジスタ
３５０と３７０用の共通ソースである。ストラップ３５
９はトレンチキャパシタからのドーパントの注入により
形成される。
【００３５】図３（ｄ）を参照して、窒化物ライナ３８
３が基板表面上に形成され、ゲートも覆っている。窒化
物ライナ３８３は可動イオンバリアとして機能し、また
エッチストップとしても機能する。絶縁層３８４がデバ
イス構造体上に形成されて導電層間を絶縁している。該
絶縁層はまた、デバイス構造体を不純物、湿気、傷から
保護する保護層としても機能する。実施例の１つでは絶
縁層３８４は例えば燐ケイ酸塩ガラス（ＰＳＧ）やホウ
素−燐ケイ酸塩ガラス（ＢＰＳＧ）等の、燐をドーピン
グした２酸化珪素を含む。絶縁層は平坦化されて平坦面
３８４を構成する。
【００３６】図３（ｅ）において、コンタクト穴３７５
が絶縁層３８４内のソース３５１上に形成されている。
この穴は図示のように無境界コンタクトであり、コンタ
クト穴がゲートの一部にオーバラップしている。無境界
コンタクトの形成については例えばＮｅｓｂｉｔ等によ
る上記文献に記載されている。絶縁層３８４は、チャネ
ルと同じ導電性を有するドーパントをコンタクト穴を介
して基板に注入する際の注入マスクとして機能する。こ
の注入はトランジスタのＶｔを調節するために行われ
る。点線により表された注入により、非対称チャネルド
ーパントプロファイルが作られる。
【００３７】図４にはコンタクト穴部３７５がより詳細
に示されている。本発明の実施例の１つによれば、Ｂド
ーパントをコンタクト穴を介して注入することによりト
ランジスタ３５０のＶｔが調節される。Ｂドーパントは
十分深く注入して、リン（Ｐ）等、逆の導電性のドーパ
ントを有するソース４５１のプロファイルに悪影響を与
えないようにする。実施例の１つでは、Ｂドーパントは
ソース注入の下に注入することにより、ドレイン接合４
５２に影響を与えないようにする。以降のプロセスによ
りＢドーパントがトランジスタ３５０のゲート領域に拡
散され、該拡散により非対称チャネルドーパントプロフ
ァイル４５８が得られる。図示のように、チャネルドー
パントプロファイルはゲートのソース側にピーク濃度４
５９を有する。
【００３８】本発明によれば、Ｖｔのドーパントは垂直
ないしは角度θで注入される。注入の最大角度θはコン
タクト穴のアスペクト比に依存する。アスペクト比はコ
ンタクト穴の直径と穴の厚さないし高さとの比である。
図においてコンタクト穴の高さは約Ｈであり、穴の直径
すなわちソース４５１を露出している穴部分は約Ｗであ
り、よってアスペクト比はＨ／Ｗである。角度θはコン
タクト穴部のアスペクト比と間接的な関係を有する。す
なわち、アスペクト比が大きければ大きい程、角度θは
小さくなり、逆にアスペクト比が小さいほど角度θが大
きくなる。一般的には、ある角度で注入を行うとソース
下に位置するＢの量が減ることにより、ソース接合のキ
ャパシタンスが低減される。ソースキャパシタンスが小
さいと、セル信号が大きくなる。
【００３９】実施例の１つでは注入は約０〜θの間の角
度で行われ、θはｔａｎ−１（Ｗ／Ｈ）におよそ等し
い。この角度はまた、注入のドーズ量とエネルギ、並び
に熱予算（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）に依存す
る。例えば、ｔａｎ−１（Ｗ／Ｈ）より大きい角度を大
きな注入エネルギと共に使用してドーパント原子をドラ
イブしてＢＰＳＧに貫通させることができる。大きな熱
予算の場合には小さな角度が望ましい場合もある。これ
によりピークが当初ビットライン接合近隣に置かれる。
後のドーパントの拡散自体では、ピークドーパント濃度
が接合のドレイン側に移動しない。別の実施例では、角
度は０〜約４５度、好ましくは０〜約１０度である。
【００４０】好適な実施例では、コンタクト穴は高さ約
５００ｎｍ、幅約２００ｎｍである。ＶｔはＢを約３０
度の角度で注入することにより調節される。この角度で
のＢの注入により得られるドーパントプロファイルによ
りアレーデバイスのオフ電流動作が著しく改善されるこ
とが分かっている。
【００４１】図において、トランジスタ３７０はトラン
ジスタ３５０とソースが共通である。トランジスタ３７
０は例えば隣接するメモリセルのアクセストランジスタ
である。角度約−θでの注入を同じ穴で行って、トラン
ジスタ３７０のＶｔを調節する。
【００４２】直接チャネル領域にではなく、ソース領域
にドーパントを注入してＶｔを調節することにより、チ
ャネルドーパントプロファイルのピークがソース側に置
かれ、非対称チャネルドーパントプロファイルが作られ
る。非対称チャネルドーパントプロファイルにより、ド
レイン／チャネル領域の一貫性に悪影響を与えることな
くＶｔを増加することができる。よって、高いドレイン
／チャネル一貫性と高いＶｔによる低いＩｏｆｆのた
め、ドレイン側からソース側へのリーク電流が低減され
る。
【００４３】上述のように、非対称Ｂドーパントプロフ
ァイルはＰを含むソース注入並びにＶｔ注入により制御
される。その結果得られるドーパントプロファイルは使
用されたドーパントの濃度、ドーパントの単結晶シリコ
ン基板移動能力、及びドーパントがイオン注入プロセス
中に取る経路に依存する。当業者であれば、ドーズ量や
注入強度等の注入パラメータを変化させて非対称チャネ
ルドーパントプロファイルを調整し、所望の電気的特性
を達成できることが理解されるであろう。さらに、後続
のドーパント拡散プロセスを考慮して、所望の非対称ド
ーパントプロファイルが設計される。言うまでもなく後
続のプロセスは、チャネルドーパントプロファイルを調
節して所望の電気的特性を得るためにも考慮される。
【００４４】実験 公知技術により形成したチャネルを有するデバイスと、
本発明に従って形成したチャネルのデバイスを比較する
実験を行った。特に、この実験では、ＤＲＡＭセル内の
トランジスタのドーパントプロファイルが調査された。
実験結果は図５ないし７に示されている。図５（ａ）は
公知の２５６ＭＢ ＤＲＡＭセル４０の部分断面ＳＥＭ
写真である。このようなＤＲＡＭセルは例えば米国特許
出願番号０８／３４０，５００、「高密度ＤＲＡＭ用ユ
ニットセルレイアウト及びトランスファーゲートデザイ
ン」に記載されている。図示のように、ポリシリコンの
充填された、酸化膜カラー４６付きトレンチキャパシタ
４４、埋め込みストラップ領域４８、及びビットライン
接合領域５４が半導体基板４２内に形成されている。埋
め込みストラップとビットライン領域はドレインとソー
ス領域に対応する。無境界コンタクト領域５０はビット
ライン接合領域５４のすぐ上に位置している。ワードラ
イン５２は基板表面上の酸化膜５３上にある。ビットラ
イン接合領域５４はホウ素でドープされた領域５６と燐
でドープされた領域５８を有する。埋め込みストラップ
領域４８はヒ素でドープされている。図中、高濃度のド
ーパント領域は黒くなっており、低濃度領域は白く見え
る。図５（ａ）で特に重要なのは、拡散ビットライン接
合５４のエッジにある領域６２である。この領域は主と
してホウ素（ｈ＋）ドーパントを含み、ワードライン５
２下のチャネル領域５５に入り込むまで延在している。
このようにチャネル領域に延在するホウ素ドーパント部
分はアレーデバイスにとって好ましくなく、リーク電流
やオフ電流特性の悪化をもたらす。
【００４５】アレーデバイスの実際のドーピングプロフ
ァイルがより詳細に図５（ｂ）に示されている。グラフ
７０はトランジスタのドーピングプロファイルを示して
いる。このグラフは、様々なドーパントをトランジスタ
の様々な領域において、基板表面下約０．０１ｍｍのと
ころで測定したものである。線７２、７４、および７６
はそれぞれホウ素、燐、ヒ素の濃度をプロットしたもの
である。グラフにはビットライン接合領域８０、チャネ
ル領域７８、及び埋め込みストラップ領域８２という３
つの主要な領域がある。線７２は、燐がビットライン接
合領域８０において比較的高濃度で始まり、チャネル領
域７８に近づくにつれて減ることを示している。この濃
度は図５（ａ）において、燐の黒い領域が燐原子濃度の
低減に伴って徐々に領域６２あたりで明るくなる部分に
対応する。線７６で示されるヒ素原子の濃度はチャネル
領域７８内では無視でき、埋め込みストラップ領域８２
において急激に高くなる。線７２は、ホウ素原子濃度が
ビットライン接合８０、チャネル領域７８、及び埋め込
みストラップ領域８２を通して比較的一定であることを
示している。
【００４６】図５（ｂ）から、公知のトランジスタはチ
ャネル領域に対称的なドーパントプロファイルを有して
いることが分かる。チャネルドーパントプロファイルは
トランジスタのＶｔを制御する。Ｖｔを増加してＩ
ｏｆｆを所望のレベルまで低減するためには、チャネル
内のＢ濃度を高める必要がある。ドーパントプロファイ
ルは対称的であるため、ドーパント濃度を増大させると
チャネル全体のドーパント濃度が高くなる。しかし、接
合部の埋め込みストラップ側のドーパント濃度を高める
と、埋め込みストラップの一貫性が悪影響を受け、そこ
からチャネル領域へのリーク電流が増大する。
【００４７】図６（ａ）と７（ａ）に示されたＤＲＡＭ
セルのアクセストランジスタは本発明による非対称ドー
パントプロファイルを有している。図６（ｂ）と図７
（ｂ）はそれぞれ、図６（ａ）と図７（ａ）のトランジ
スタに対応するドーパントプロファイルをプロットした
グラフである。図６（ａ）において、非対称チャネルド
ーパントプロファイルは、ホウ素原子をビットラインコ
ンタクト穴に垂直（角度＝０゜）で注入して形成したも
のである。ＤＲＡＭセル１４０は酸化膜カラー１４６付
きの、ポリシリコンで充填されたトレンチキャパシタ１
４４と、埋め込みストラップ領域１４８と、半導体基板
１４２内に形成されたビットライン接合領域１５４を有
する。無境界コンタクト領域１５０はビットライン接合
領域１５４の真上に位置している。ワードライン１５２
は基板表面上の酸化膜１５３にある。ビットライン接合
領域１５４はホウ素でドープされた領域１５６と燐でド
ープされた領域１５８を有する。埋め込みストラップ領
域１４８にはヒ素がドープされている。図５（ａ）と同
様、ドーパント濃度の高い部分は黒く、低濃度の部分は
明るく見える。図５（ａ）と図６（ａ）を比較すれば明
らかなように、図６（ａ）のビットライン接合領域はよ
り狭い。すなわち、チャネルの埋め込みストラップ側よ
りもチャネルのビットライン側の方がＢの濃度が高い。
【００４８】図６（ｂ）はトランジスタのドーピングプ
ロファイルを示すグラフである。このグラフは様々なド
ーパントをトランジスタの様々な領域で、基板表面下約
０．０１ｍｍのところで測定したものである。線１７
２、１７４、１７６はそれぞれ、ホウ素、燐、ヒ素の濃
度をプロットしている。このグラフは、ビットライン接
合領域１８０、チャネル領域１７８、および埋め込みス
トラップ領域１８２という３つの主要な領域を有する。
線１７２は、ホウ素の濃度がビットライン接合領域１８
０で比較的高濃度で始まり、チャネル領域で低下するこ
とを表している。この濃度は、図６（ａ）の暗い領域が
燐原子濃度の低下に伴って領域１６２の近くで徐々に明
るくなる部分に対応する。線１７６で表されるヒ素原子
の濃度はチャネル領域１７８で無視でき、埋め込みスト
ラップ領域１８２において急激に高まっている。線１７
２は、ホウ素原子濃度がビットライン接合部において比
較的高く、チャネル領域１８２に向けて連続的に低下す
ることを示している。よって、ビットライン接合領域に
ホウ素原子を注入し、チャネル領域に向けて拡散させる
ことにより、非対称チャネルドーパントプロファイルが
得られる。
【００４９】図６（ｂ）から、ビットライン領域にホウ
素原子を注入することにより非対称チャネルドーパント
プロファイルが形成されることが分かる。Ｖｔを高める
ためにホウ素濃度を高めること自体では、チャネルの埋
め込みストラップ側のドーパントプロファイルには悪影
響は及ぼされない。図６（ｂ）はまた、ホウ素対燐の相
対濃度は図５（ｂ）に比べて近接していることを示して
おり、その結果ビットライン接合部のキャパシタンスが
増大する。
【００５０】図７（ａ）にはＤＲＡＭセル２４０のＳＥ
Ｍ写真が示されている。ＤＲＡＭセル２４０は酸化膜カ
ラー２４６を有した、ポリシリコン充填トレンチキャパ
シタ２４４と、埋込ストラップ領域２４８と、半導体基
板２４２内に形成されたビットライン接合領域２５４を
有する。無境界コンタクト領域２５０はビットライン接
合領域２５４の真上に位置している。ワードライン２５
２は基板表面上の酸化膜２５３上にある。
【００５１】ビットライン接合領域２５４はホウ素でド
ープされた部分２５６と燐でドープされた部分２５８を
有する。埋込領域２４８はヒ素でドープされている。ホ
ウ素原子は約３０度の角度でビットライン接合部に注入
される。該ドーパントの取る傾斜経路は図７（ａ）にお
いて２５５の参照番号で示されている。図５（ａ）と同
様に、ドーパント濃度の高い部分は暗く、低濃度の部分
は明るく示してある。
【００５２】図７（ｂ）には、図７（ａ）のトランジス
タのドーピングプロファイルを示すグラフ２４０が示し
てある。このグラフは、様々なドーパント濃度をトラン
ジスタの様々な領域で、基板表面下約０．０１ｍｍのと
ころで測定したものである。線２７２、２７４、２７６
はそれぞれ、ホウ素、燐、ヒ素の濃度をプロットしてい
る。グラフはビットライン接合領域２８０、チャネル領
域２７８、及び埋込ストラップ領域２８２という３つの
主要な領域を有する。線２７２は、燐が最初ビットライ
ン接合領域２８０において比較的高濃度であり、チャネ
ル領域２７８において低下することを示している。この
濃度は、図７（ａ）において、燐２５８の暗部が燐原子
の増加に伴って徐々に領域２６２に向かって明るくなる
部分に対応する。線２７６で示されるヒ素原子の濃度は
チャネル領域２７８において無視でき、埋込ストラップ
領域２８２において著しく増大している。線２７２は、
ホウ素原子濃度が初め比較的低く、ビットラインとチャ
ネル接合部の近くでピークに達するまでわずかに高くな
ることを示している。そこから、ホウ素濃度は連続的に
減少する。よって、ビットライン接合領域にホウ素原子
をドープし、チャネル領域に向かって拡散させることに
より、非対称チャネルドーパントプロファイルが得られ
る。さらに、ホウ素原子をある角度で注入することによ
り、図６（ｂ）に比べてホウ素・燐濃度間の差がより大
きくなり、その結果ビットラインキャパシタンスが低減
される。
【００５３】以上説明したように、本発明では非対称ド
ーパントプロファイルを利用してデバイスのオフ電流特
性が改善され、その際デバイスのその他の接合が悪影響
を受けない。非対称チャネルドーパントプロファイルは
チャネルドーパントを、例えばソース領域のコンタクト
穴から注入することにより達成される。
【００５４】上記の実施例では２５６ＭＢ ＤＲＡＭセ
ルが参照されたが、本発明の方法は別の構成のメモリセ
ルおよび他のロジックデバイスにおいても適用可能であ
る。また、傾斜イオン注入法では３０度の傾斜角が好適
であるが、ビットラインコンタクト穴の他のアスペクト
比に対応する別の角度も使用可能である。
【図面の簡単な説明】
【図１】公知の２５６ＭＢ ＤＲＡＭセルの部分断面図
である。
【図２】本発明の実施例における２５６ＭＢ ＤＲＡＭ
セルの部分断面図である。
【図３】（ａ）ないし（ｅ）は、本発明の実施例による
ＤＲＡＭセルの形成プロセスを示す図である。
【図４】チャネルドーパントプロファイルの詳細を示す
図である。
【図５】（ａ）は、公知のドーピング技術により作成し
た２５６ＭＢ ＤＲＡＭセルにおけるドーピング濃度の
断面図であり、（ｂ）は（ａ）の公知２５６ＭＢセル
の、基板表面下約０．０１ｍｍにおける水平線に沿った
ドーピングプロファイルのグラフである。
【図６】（ａ）は、本発明による直線逆ドーピング方法
を利用して作成された２５６ＭＢ ＤＲＡＭセルにおけ
る、ドーピング濃度の断面図であり、（ｂ）は、基板表
面下約０．０１ｍｍにおける、（ａ）の２５６ＭＢセル
のドーピングプロファイルのグラフである。
【図７】（ａ）は、本発明の方法による傾斜逆ドーピン
グプロセスにより作成された２５６ＭＢ ＤＲＡＭセル
における、ドーピング濃度の断面図であり、（ｂ）は、
基板表面下約０．０１ｍｍにおける水平線に沿った、
（ａ）の２５６ＭＢセルのドーピングプロファイルのグ
ラフである。
【符号の説明】
１０５、２０５ ＤＲＡＭセル １０１、２０１ 基板 １１０、２１０ トレンチキャパシタ １２０、２２０ ｎ形ポリシリコン １３０ 浅いトレンチ分離（ＳＴＩ） １５０、２５０、２７０ トランジスタ １５５、１６０、２５５ ゲートスタック １５１、２５１ ソース １５２、２５２ ドレイン １５９ 埋込ストラップ １８０、２８０ ビットライン １８４、２１７ 絶縁層 ２１０ キャパシタ ２１５ 埋込プレート ２２３ 埋込ウェル ２２５ カラー ２５５、２８３ 窒化物層 ２５６ 導電層 ２５８ チャネル領域 ２５９ ストラップ ２７５ コンタクトスタッド

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に絶縁材料の層をデポ
    ジットし、 前記絶縁材料層を貫通してビットラインコンタクト穴を
    エッチングし、 前記ビットラインコンタクト穴を介して、逆の導電性の
    複数のドーパントをデポジットするステップを有し、 該ドーパントをデポジットするステップにおいて、接合
    リークを防ぐために十分な所定の大きさを有する逆ドー
    ピングプロファイルが生ずるようにドーパントが分散さ
    れる、半導体基板内に配設されるＤＲＡＭアレーデバイ
    ス内のビットライン接合を作る方法。
  2. 【請求項２】 エッチングステップにおいて、 少なくとも１つの開口部を有する、パターン付きレジス
    トマスクを前記絶縁材料層の一部の上にデポジットし、 前記絶縁層を、レジストマスクの前記少なくとも１つの
    開口部を介して選択的にエッチングし、 前記選択的エッチングにより、半導体基板の表面が露出
    されるよう構成された、請求項１記載の方法。
  3. 【請求項３】 逆導電性のドーパントをデポジットする
    ステップが、コントラドーピングイオン注入プロシージ
    ャを構成する、請求項１記載の方法。
  4. 【請求項４】 コントラドーピングイオン注入プロシー
    ジャが基板表面に対して垂直に行われる、請求項３記載
    の方法。
  5. 【請求項５】 コントラドーピングイオン注入プロシー
    ジャが、基板表面に対して所定の角度で行われる、請求
    項３記載の方法。
  6. 【請求項６】 該角度が約７度である、請求項５記載の
    方法。
  7. 【請求項７】 ＤＲＡＭアレーデバイスが、ビットライ
    ン接合部、チャネル領域、及び基板表面下に配設された
    埋込ストラップ領域を有する、請求項１記載の方法。
  8. 【請求項８】 コントラドーピングプロファイルのピー
    クがアレーデバイスのビットライン側の前記チャネル領
    域内に形成される、請求項７記載の方法。
  9. 【請求項９】 前記逆導電性のドーパントが燐とホウ素
    を含む、請求項１記載の方法。
  10. 【請求項１０】 絶縁材料がホウ素−燐ケイ酸塩ガラス
    である、請求項１記載の方法。
  11. 【請求項１１】 半導体基板と、 半導体基板内に配設された複数のトレンチキャパシタ構
    造と、 トレンチキャパシタを分離する浅いトレンチ分離領域
    と、 半導体基板上に配設され、該基板内に形成された導電路
    を介して前記トレンチキャパシタと対応付けられた複数
    のワードライン及びパスゲート、とを具備したＤＲＡＭ
    セルのアレーデバイスにおける、ビットライン接合領域
    を作成する方法であり、 半導体基板の表面上に絶縁材料の層をデポジットし、 少なくとも１つの開口部を有した、パターン付きレジス
    トマスクを、前記絶縁材料層の一部上にデポジットし、 前記絶縁層を、レジストマスクの前記少なくとも１つの
    開口部を介して選択的にエッチングし、 半導体基板の表面下に不純物層を形成する各ステップ、
    を有し、 前記不純物層は逆導電性のドーパントを有し、該ドーパ
    ントは、接合リークを防ぐのに十分な所定の大きさの逆
    ドーピングプロファイルが生ずるよう分配される、ビッ
    トライン接合領域を作成する方法。
  12. 【請求項１２】 不純物層の形成が、コントラドーピン
    グイオン注入プロシージャを構成する、請求項１１記載
    の方法。
  13. 【請求項１３】 コントラドーピングイオン注入プロシ
    ージャが、基板表面に対して垂直に行われる、請求項１
    ２記載の方法。
  14. 【請求項１４】 コントラドーピングイオン注入プロシ
    ージャが、基板表面に対して所定の角度で行われる、請
    求項１２記載の方法。
  15. 【請求項１５】 該角度が約７度である、請求項１４記
    載の方法。
  16. 【請求項１６】 コントラドーピングのピークが、アレ
    ーデバイスのビットライン側の前記パスゲートの下に形
    成される、請求項１２記載の方法。
  17. 【請求項１７】 コントラドーピングイオン注入プロシ
    ージャが、アレーデバイスの埋込ストラップ領域内のド
    ーピングプロファイルに影響を与えない、請求項１２記
    載の方法。
  18. 【請求項１８】 前記逆導電性のドーパントが燐とホウ
    素を含む、請求項１１記載の方法。
  19. 【請求項１９】 絶縁材料がホウ素−燐ケイ酸塩ガラス
    である、請求項１１記載の方法。
  20. 【請求項２０】 半導体基板内に形成された複数のトレ
    ンチ記憶キャパシタと、複数の浅いトレンチ分離構造体
    と、複数のワードライン及びパスゲートを含み、 前記トレンチ分離構造体により、前記トレンチ記憶キャ
    パシタが隣接のトレンチ記憶キャパシタから分離され、 前記複数のワードライン及びパスゲートは、前記半導体
    基板内の埋込ストラップとドープされたチャネル領域を
    介して前記トレンチ記憶キャパシタと対応付けられてい
    る、ＤＲＡＭセルにおいて、 該基板内にはビットライン接合領域が配設されており、
    該ビットライン接合領域は逆導電性のドーパントを有
    し、該ドーパントはコントラドーピングイオン注入によ
    りデポジットされている、ＤＲＡＭセル。
  21. 【請求項２１】 接合リークを防止するのに十分な所定
    の大きさのコントラドーピングプロファイルが得られる
    よう、ドーパントが分配されている、請求項２０記載の
    ＤＲＡＭセル。
  22. 【請求項２２】 ドーパントが燐とホウ素を含む、請求
    項２０記載のＤＲＡＭセル。
  23. 【請求項２３】 ビットライン接合領域が、垂直コント
    ラドーピングイオン注入により形成される、請求項２０
    記載のＤＲＡＭセル。
  24. 【請求項２４】 ビットライン接合領域が、傾斜コント
    ラドーピングイオン注入により形成される、請求項２０
    記載のＤＲＡＭセル。
  25. 【請求項２５】 傾斜コントラドーピングイオン注入
    が、約７度の角度で行われる、請求項２４記載のＤＲＡ
    Ｍセル。
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