JPH04218975A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH04218975A JPH04218975A JP3092877A JP9287791A JPH04218975A JP H04218975 A JPH04218975 A JP H04218975A JP 3092877 A JP3092877 A JP 3092877A JP 9287791 A JP9287791 A JP 9287791A JP H04218975 A JPH04218975 A JP H04218975A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- region
- diffusion
- substrate
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有する不揮発性半導体メモリに関する。
を有する不揮発性半導体メモリに関する。
【０００２】
【従来の技術】従来のフローティングゲートを有する不
揮発性半導体メモリ、例えば紫外線消去型半導体メモリ
（以下、ＥＰＲＯＭという。）においては、メモリトラ
ンジスタ間の素子分離を選択駿化によるフィールド酸化
膜により行ない、その上にフローティングゲート、層間
絶縁膜、コントロールゲートが積層形成されている。
揮発性半導体メモリ、例えば紫外線消去型半導体メモリ
（以下、ＥＰＲＯＭという。）においては、メモリトラ
ンジスタ間の素子分離を選択駿化によるフィールド酸化
膜により行ない、その上にフローティングゲート、層間
絶縁膜、コントロールゲートが積層形成されている。
【０００３】図１８ないし図２０は従来のＥＰＲＯＭを
示し、図１８は平面図、図１９は図１８のＡ−Ａ’線断
面図、図２０は図１８のＢ−Ｂ’線断面図である。
示し、図１８は平面図、図１９は図１８のＡ−Ａ’線断
面図、図２０は図１８のＢ−Ｂ’線断面図である。
【０００４】図１８ないし図２０において、１はＰ型シ
リコン基板、２は素子分離を行なうフィールド酸化膜、
３はシリコン基板上１に配置されたポリシリコンからな
るフローティングゲート、４はフローティングゲート３
上に層間絶縁膜５を介して配設されたポリシリコンから
なるコントロールゲート（ワ−ドライン）である。
リコン基板、２は素子分離を行なうフィールド酸化膜、
３はシリコン基板上１に配置されたポリシリコンからな
るフローティングゲート、４はフローティングゲート３
上に層間絶縁膜５を介して配設されたポリシリコンから
なるコントロールゲート（ワ−ドライン）である。
【０００５】６はソース領域、７はドレイン領域であり
、シリコン基板１にヒ素（Ａｓ）、リン（Ｐ）などＮ型
不純物がドープされたＮ＋型拡散領域からなる。
、シリコン基板１にヒ素（Ａｓ）、リン（Ｐ）などＮ型
不純物がドープされたＮ＋型拡散領域からなる。
【０００６】９はコントロ−ルゲート４上に設けられた
絶縁膜、１０は絶縁膜９に設けられたコンタクトホール
であり、該コンタクトホール１０を介してドレイン領域
７が図示はしてないがメタル配線とオーミックコンタク
トがとられる。
絶縁膜、１０は絶縁膜９に設けられたコンタクトホール
であり、該コンタクトホール１０を介してドレイン領域
７が図示はしてないがメタル配線とオーミックコンタク
トがとられる。
【０００７】尚、図１８中鎖線で囲まれた領域１１が１
個のトランジスタ領域を示す。
個のトランジスタ領域を示す。
【０００８】そして、図１８から明らかなように２個の
トランジスタに対し１個の割合でコンタクトホールを必
要とする。
トランジスタに対し１個の割合でコンタクトホールを必
要とする。
【０００９】
【発明が解決しようとする課題】通常、ソース並びにド
レイン領域となるＮ＋型拡散領域は、９００〜９５０℃
の熱処理を行なって、ドライブインにより形成される。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があり、ある程度以上に集積化を図ること
ができなかった。
レイン領域となるＮ＋型拡散領域は、９００〜９５０℃
の熱処理を行なって、ドライブインにより形成される。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があり、ある程度以上に集積化を図ること
ができなかった。
【００１０】本発明は上述した従来の問題点に鑑みなさ
れたものにして、不揮発性半導体メモリのパターン密度
を向上させることをその課題とする。
れたものにして、不揮発性半導体メモリのパターン密度
を向上させることをその課題とする。
【００１１】
【課題を解決するための手段】この発明の第１の発明に
かかる不揮発性半導体メモリは、一導電型の半導体基板
、ソース領域を構成する他導電型の拡散領域、ドレイン
領域を構成する他導電型領域、両拡散領域に挾まれる形
で前記拡散領域と上面が同一平面になるように基板内に
埋め込まれて形成されたワードラインを構成するコント
ロールゲート、このゲート電極上に絶縁膜を介して配置
されたフローティングゲート、とからなることを特徴と
する。
かかる不揮発性半導体メモリは、一導電型の半導体基板
、ソース領域を構成する他導電型の拡散領域、ドレイン
領域を構成する他導電型領域、両拡散領域に挾まれる形
で前記拡散領域と上面が同一平面になるように基板内に
埋め込まれて形成されたワードラインを構成するコント
ロールゲート、このゲート電極上に絶縁膜を介して配置
されたフローティングゲート、とからなることを特徴と
する。
【００１２】また、上記フローティングゲートは、上記
コントロールゲートよりもチャネル方向に寸法を大きく
するとよい。
コントロールゲートよりもチャネル方向に寸法を大きく
するとよい。
【００１３】更に、本発明の第２の発明に係る不揮発性
半導体メモリは、一導電型の半導体基板に複数のメモリ
トランジスタのソース領域を構成する他導電型の拡散領
域と、ドレイン領域を構成する他導電型の拡散領域とが
互いに平行に形成され、両拡散領域と上面が同一平面と
なるように基板内に埋込まれて形成され、ワードライン
が絶縁膜を介して前記拡散領域及びフローティングゲー
トに交差して形成され且つ、前記拡散領域及びフローテ
ィングゲート並びにワードラインを除いた半導体基板に
一導電型の分離領域が形成されていることを特徴にする
。
半導体メモリは、一導電型の半導体基板に複数のメモリ
トランジスタのソース領域を構成する他導電型の拡散領
域と、ドレイン領域を構成する他導電型の拡散領域とが
互いに平行に形成され、両拡散領域と上面が同一平面と
なるように基板内に埋込まれて形成され、ワードライン
が絶縁膜を介して前記拡散領域及びフローティングゲー
トに交差して形成され且つ、前記拡散領域及びフローテ
ィングゲート並びにワードラインを除いた半導体基板に
一導電型の分離領域が形成されていることを特徴にする
。
【００１４】
【作用】本発明の第１の発明のメモリ装置においては、
コントロールゲートを基板内に埋め込んでいるので型拡
散領域の横方向の拡散が抑えられ、実効的なトランジス
タ長（Ｌｅｆｆ）は短くならない。従って、その分ポリ
シリコン寸法を細くでき集積密度が向上する。
コントロールゲートを基板内に埋め込んでいるので型拡
散領域の横方向の拡散が抑えられ、実効的なトランジス
タ長（Ｌｅｆｆ）は短くならない。従って、その分ポリ
シリコン寸法を細くでき集積密度が向上する。
【００１５】また、本発明の第２の発明のメモリ装置に
おいては、ワードラインと拡散配線（ソース領域）とが
交差して形成可能となるため、各ビット毎にコンタクト
をとる必要がなくなり、コンタクトホールが不要になり
メモリ領域のサイズが小さくできる。更に、第２の発明
のメモリ装置においてもフローティングゲートが基板内
に埋め込まれているため、フローティングゲートの両側
に存在する拡散領域をドライブインする際に、この領域
の横方向の拡散が抑制されるので、実効的なトランジス
タ長が短くならない。
おいては、ワードラインと拡散配線（ソース領域）とが
交差して形成可能となるため、各ビット毎にコンタクト
をとる必要がなくなり、コンタクトホールが不要になり
メモリ領域のサイズが小さくできる。更に、第２の発明
のメモリ装置においてもフローティングゲートが基板内
に埋め込まれているため、フローティングゲートの両側
に存在する拡散領域をドライブインする際に、この領域
の横方向の拡散が抑制されるので、実効的なトランジス
タ長が短くならない。
【００１６】
【実施例】以下、本発明の第１の発明の実施例につき図
１及び図２に従い説明する図１及び図２は本発明をＮチ
ャネルＭＯＳトランジスタによるＥＰＲＯＭに適用した
実施例を示す。
１及び図２に従い説明する図１及び図２は本発明をＮチ
ャネルＭＯＳトランジスタによるＥＰＲＯＭに適用した
実施例を示す。
【００１７】図１は平面図、図２は図１の断面図である
。
。
【００１８】図１、図２おいて、２１は、メモリトラン
ジスタのソース領域を構成するＮ＋型拡散領域、２２は
、ドレイン領域を構成するＮ＋型拡散領域２２である。 拡散領域２２即ち、ドレイン領域がビットラインになり
、拡散領域２１、即ちソース領域がグラウンドラインに
なる。
ジスタのソース領域を構成するＮ＋型拡散領域、２２は
、ドレイン領域を構成するＮ＋型拡散領域２２である。 拡散領域２２即ち、ドレイン領域がビットラインになり
、拡散領域２１、即ちソース領域がグラウンドラインに
なる。
【００１９】２６は拡散領域２１、２２間に両拡散領域
２１、２２に沿って配設されたワードレインとなるコン
トロールゲートであり、シリコン基板２０に形成された
凹所２４内にポリシリコンが埋め込まれ、前記拡散領域
２１、２２の上面と同一平面になるように形成される。
２１、２２に沿って配設されたワードレインとなるコン
トロールゲートであり、シリコン基板２０に形成された
凹所２４内にポリシリコンが埋め込まれ、前記拡散領域
２１、２２の上面と同一平面になるように形成される。
【００２０】２５は酸化シリコンからなる層間絶縁膜で
ある。２３はフローティングゲートであり、コントロー
ルゲート２６上に絶縁膜２５を介して配置される。そし
て、このフローティングゲート２３は、コントロールゲ
ート２６よりもチャネル方向に寸法を大きくしている。
ある。２３はフローティングゲートであり、コントロー
ルゲート２６上に絶縁膜２５を介して配置される。そし
て、このフローティングゲート２３は、コントロールゲ
ート２６よりもチャネル方向に寸法を大きくしている。
【００２１】拡散領域２１、２２は、このフローティン
グゲート２３よりセルフアライメント法によりＰまたＡ
ｓのＮ型不純物をイオン注入することにより形成される
。このイオン注入の際、フローティングゲート２３を構
成するポリシリコン中にもＮ型不純物が混入され、フロ
ーティングゲート２３は導電性を備える。
グゲート２３よりセルフアライメント法によりＰまたＡ
ｓのＮ型不純物をイオン注入することにより形成される
。このイオン注入の際、フローティングゲート２３を構
成するポリシリコン中にもＮ型不純物が混入され、フロ
ーティングゲート２３は導電性を備える。
【００２２】尚、第１において、フローティングゲート
２３には左上りのハッチングがワードライン２６には右
上りのハッチングを施している。
２３には左上りのハッチングがワードライン２６には右
上りのハッチングを施している。
【００２３】而して、この第１の発明によるＥＰＲＯＭ
においては、コントロールゲート２６に高電圧（５〜１
５Ｖ）を付加すると、コントロールゲート２６のサイド
及び下部にチャネルが形成される。
においては、コントロールゲート２６に高電圧（５〜１
５Ｖ）を付加すると、コントロールゲート２６のサイド
及び下部にチャネルが形成される。
【００２４】フローティングゲート２３は容量結合によ
り電圧が上昇し、直下にチャネルが形成される。
り電圧が上昇し、直下にチャネルが形成される。
【００２５】ドレイン領域２２に電圧がかかると、ソー
ス領域２１からドレイン領域２２に電流が流れ、ドレイ
ン領域２２の端部に発生したホットエレクトロンがフロ
ーティングゲート２３に飛び込むことで、書き込みが行
なわれる。消去は、紫外線を照射することで行なわれる
。
ス領域２１からドレイン領域２２に電流が流れ、ドレイ
ン領域２２の端部に発生したホットエレクトロンがフロ
ーティングゲート２３に飛び込むことで、書き込みが行
なわれる。消去は、紫外線を照射することで行なわれる
。
【００２６】また、第１の発明をＦＥＰＲＯＭに用いた
場合はホットホールを書き込むことで、消去が行なわれ
る。
場合はホットホールを書き込むことで、消去が行なわれ
る。
【００２７】更に、フローティングゲート２３とコント
ロールゲート２６間の容量を大きくすることで書き込み
効力率の向上する。
ロールゲート２６間の容量を大きくすることで書き込み
効力率の向上する。
【００２８】そして、トランジスタのオン電流を増加さ
せることで高速化が図れる。
せることで高速化が図れる。
【００２９】一方、Ｎ＋型拡散領域のドライブインには
、通常９００〜９５０℃の熱処理を行なう必要がある。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があった。
、通常９００〜９５０℃の熱処理を行なう必要がある。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があった。
【００３０】これに対し、第１の発明においては、コン
トロールゲート２６を基板２０内に埋め込んでいるので
Ｎ＋型拡散領域２１、２２の横方向の拡散が抑えられ、
実効的なトランジスタ長（Ｌｅｆｆ）は短くならない。 従って、その分ポリシリコン寸法を細くでき集積密度が
向上する。
トロールゲート２６を基板２０内に埋め込んでいるので
Ｎ＋型拡散領域２１、２２の横方向の拡散が抑えられ、
実効的なトランジスタ長（Ｌｅｆｆ）は短くならない。 従って、その分ポリシリコン寸法を細くでき集積密度が
向上する。
【００３１】次に、第１の発明に係るメモリの製造方法
について説明する。
について説明する。
【００３２】素子分離用フィールド酸化膜を形成した後
、ワードライン形成のための深さ１０００〜５０００Å
の凹所２４を反応性イオンエッチング（ＲＩＥ）等によ
り基板２０上に形成する。その後、基板２０全面に１０
０〜５００Åのゲート酸化膜形成し、膜厚１０００〜５
００Åのポリシリコンを全面にデボジョンする。
、ワードライン形成のための深さ１０００〜５０００Å
の凹所２４を反応性イオンエッチング（ＲＩＥ）等によ
り基板２０上に形成する。その後、基板２０全面に１０
０〜５００Åのゲート酸化膜形成し、膜厚１０００〜５
００Åのポリシリコンを全面にデボジョンする。
【００３３】そして、その上にスピンオングラス（ＳＯ
Ｇ）等を塗布して表面を平滑にする。その後全面エッチ
バックにより、基板２０表面が露出するまで、エッチン
グして、基板２０表面の凹書２４内にコントロールゲー
ト２６が埋め込まれる。
Ｇ）等を塗布して表面を平滑にする。その後全面エッチ
バックにより、基板２０表面が露出するまで、エッチン
グして、基板２０表面の凹書２４内にコントロールゲー
ト２６が埋め込まれる。
【００３４】然る後、ＳｉＯ２，Ｓｉ３Ｎ４等の層間絶
縁膜２５を形成し後膜厚１０００〜５０００Åのポリシ
リコンをデボジョンし、このポリシリコンをパターニン
グして、図２に示すフローティングゲート２３を形成す
る。
縁膜２５を形成し後膜厚１０００〜５０００Åのポリシ
リコンをデボジョンし、このポリシリコンをパターニン
グして、図２に示すフローティングゲート２３を形成す
る。
【００３５】ところで、前述した第１の発明のＥＰＲＯ
Ｍにおいては、トランジスタ相互の素子分離としてフィ
ールド酸化膜を用いており、しかもフィールド酸化膜パ
ターニングと、フローティングゲートおよびコントロー
ルゲートのパターニングの合計３回の工程によりメモリ
の形状が決定されるために、マスク合わせずれを考慮す
ると、ある程度以上に集積化を図ることができない。
Ｍにおいては、トランジスタ相互の素子分離としてフィ
ールド酸化膜を用いており、しかもフィールド酸化膜パ
ターニングと、フローティングゲートおよびコントロー
ルゲートのパターニングの合計３回の工程によりメモリ
の形状が決定されるために、マスク合わせずれを考慮す
ると、ある程度以上に集積化を図ることができない。
【００３６】更に、前述した第１の発明のＥＰＲＯＭに
おいて、２個のトランジスタに対して１個のコンタクト
ホールを必要とするため、メモリ面積は大きくなり、集
積化を図る上での障害になっていた。
おいて、２個のトランジスタに対して１個のコンタクト
ホールを必要とするため、メモリ面積は大きくなり、集
積化を図る上での障害になっていた。
【００３７】この発明の第２の発明は、更に集積化を図
った不揮発性半導体メモリを提供するものである。
った不揮発性半導体メモリを提供するものである。
【００３８】以下、本発明の第２の発明の実施例につき
図３ないし図５に従い説明する図３ないし図５は本発明
をＮチャネルＭＯＳトランジスタによるＥＰＲＯＭに適
用した実施例を示す。
図３ないし図５に従い説明する図３ないし図５は本発明
をＮチャネルＭＯＳトランジスタによるＥＰＲＯＭに適
用した実施例を示す。
【００３９】図３は平面図、図４は図３のＣ−Ｃ’線断
面図、図５は図３のＤ−Ｄ’線断面図である。
面図、図５は図３のＤ−Ｄ’線断面図である。
【００４０】図３の平面図では、縦方向に沿って複数の
メモリトランジスタのソース領域を構成するＮ＋型拡散
領域２１とドレイン領域を構成するＮ＋型拡散領域２２
が交互に形成されている。拡散領域２２がビットライン
になり、拡散領域２１がグラウンドラインになる。
メモリトランジスタのソース領域を構成するＮ＋型拡散
領域２１とドレイン領域を構成するＮ＋型拡散領域２２
が交互に形成されている。拡散領域２２がビットライン
になり、拡散領域２１がグラウンドラインになる。
【００４１】２３は拡散領域２１、２２の間に両拡散領
域２１、２２に沿って配設されたフローティングゲート
であり、シリコン基板２０に形成された凹所２４内にポ
リシリコンが埋込まれ、前記拡散領域２１、２２の上面
と同一平面になるように形成される。２５は酸化シリコ
ンからなる絶縁膜である。
域２１、２２に沿って配設されたフローティングゲート
であり、シリコン基板２０に形成された凹所２４内にポ
リシリコンが埋込まれ、前記拡散領域２１、２２の上面
と同一平面になるように形成される。２５は酸化シリコ
ンからなる絶縁膜である。
【００４２】拡散領域２１、２２は、このフローティン
グゲート２３により、セルフアライメント法によりＰま
たＡｓのＮ型不純物をイオン注入することにより形成さ
れる。このイオン注入の際、フローティングゲート２３
を構成するポリシリコン中にもＮ型不純物が混入され、
フローティングゲート２３は導電性を備える。
グゲート２３により、セルフアライメント法によりＰま
たＡｓのＮ型不純物をイオン注入することにより形成さ
れる。このイオン注入の際、フローティングゲート２３
を構成するポリシリコン中にもＮ型不純物が混入され、
フローティングゲート２３は導電性を備える。
【００４３】２６はポリシリコンからなるワードライン
（コントロールゲート）であり、酸化シリコンからなる
絶縁膜２５を介して基板２０上に前記拡散領域２１、２
２、およびフローティングゲート２３に交差する方向、
すなわち図３では横方向に形成されている。このワード
ライン２６は、前記フローティングゲート２３の不要な
ポリシリコン領域並びに酸化膜を除去する際のマスクと
して用いられる。
（コントロールゲート）であり、酸化シリコンからなる
絶縁膜２５を介して基板２０上に前記拡散領域２１、２
２、およびフローティングゲート２３に交差する方向、
すなわち図３では横方向に形成されている。このワード
ライン２６は、前記フローティングゲート２３の不要な
ポリシリコン領域並びに酸化膜を除去する際のマスクと
して用いられる。
【００４４】２８は素子分離領域として用いられるＰ＋
型拡散領域であり、拡散領域２１、２２、ワ−ドライン
２６により、セルフアライメント法によりボロン（Ｂ）
等のＰ型不純物をイオン注入することにより基板２０に
形成される。
型拡散領域であり、拡散領域２１、２２、ワ−ドライン
２６により、セルフアライメント法によりボロン（Ｂ）
等のＰ型不純物をイオン注入することにより基板２０に
形成される。
【００４５】２９はフローティングゲート２３の側壁お
よびワードライン２６の上部並びに側壁を覆う酸化シリ
コンからなる絶縁膜である。
よびワードライン２６の上部並びに側壁を覆う酸化シリ
コンからなる絶縁膜である。
【００４６】尚、図３において、フローティングゲート
２３には右上りのハッチングがワ−ドライン２６には左
上りのハッチングを施している。
２３には右上りのハッチングがワ−ドライン２６には左
上りのハッチングを施している。
【００４７】また、図３中鎖線で囲まれた領域１１が１
個のトランジスタ領域を示す。
個のトランジスタ領域を示す。
【００４８】而して、図３ないし図５に示されるように
、ワードライン２６に沿った方向では、隣接してメモリ
トランジスタが形成され、ワードライン２６の下の拡散
領域２１と２２との領域がチャネル領域となる。
、ワードライン２６に沿った方向では、隣接してメモリ
トランジスタが形成され、ワードライン２６の下の拡散
領域２１と２２との領域がチャネル領域となる。
【００４９】このように、本発明のＥＰＲＯＭにおいて
は、メモリ領域のコンタクトホ−ルが不要である。
は、メモリ領域のコンタクトホ−ルが不要である。
【００５０】更に、フローティングゲート２３を構成す
るポリシリコン及びワ−ドライン２６を構成するポリシ
リコンをそれぞれ所定の形状にパタ−ニングするための
フォトレジスト工程によりメモリ領域が決定されるので
、アライメントずれによるマ−ジンが少なくて済み、メ
モリ領域のサイズが小さくなる。
るポリシリコン及びワ−ドライン２６を構成するポリシ
リコンをそれぞれ所定の形状にパタ−ニングするための
フォトレジスト工程によりメモリ領域が決定されるので
、アライメントずれによるマ−ジンが少なくて済み、メ
モリ領域のサイズが小さくなる。
【００５１】例えば、標準的な２μｍル−ルで図１８で
示した従来のＥＰＲＯＭと図３で示した本発明に係るＥ
ＰＲＯＭのメモリ領域（鎖線で示した領域）は次のよう
になる。
示した従来のＥＰＲＯＭと図３で示した本発明に係るＥ
ＰＲＯＭのメモリ領域（鎖線で示した領域）は次のよう
になる。
【００５２】従来のＥＰＲＯＭでは３５μｍ２／ビット
、本発明のＥＰＲＯＭでは１６μｍ２／ビットとなり、
本発明によれば大幅にサイズが小さくなる。
、本発明のＥＰＲＯＭでは１６μｍ２／ビットとなり、
本発明によれば大幅にサイズが小さくなる。
【００５３】更に、Ｎ＋型拡散領域のドライブインには
、通常９００〜９５０℃の熱処理を行なう必要がある。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があった。
、通常９００〜９５０℃の熱処理を行なう必要がある。 前述したように、従来のＥＰＲＯＭにおいては、このド
ライブインにより拡散領域が横方向にも拡散し、実効的
なトランジスタ長（Ｌｅｆｆ）が短くなるので、フロー
ティングゲートとなるポリシリコンの寸法をその分太く
しておく必要があった。
【００５４】これに対し、本発明においては、フローテ
ィングゲート２３を基板２０内に埋込んでいるので、Ｎ
＋型拡散領域２１、２２の横方向の拡散が抑えられ、実
効的なトランジスタ長（Ｌｅｆｆ）は短くならない。従
って、その分ポリシリコン寸法を細くでき集積密度が向
上する。
ィングゲート２３を基板２０内に埋込んでいるので、Ｎ
＋型拡散領域２１、２２の横方向の拡散が抑えられ、実
効的なトランジスタ長（Ｌｅｆｆ）は短くならない。従
って、その分ポリシリコン寸法を細くでき集積密度が向
上する。
【００５５】次に、本発明に係るメモリの製造方法につ
いて図６ないし図１７を参照して説明する。
いて図６ないし図１７を参照して説明する。
【００５６】まず、図６及び図７に示すように、シリコ
ン基板２０の表面にレジスト３０を塗布した後、ストラ
イプ状のパタ−ンをリソグラフィ工程により形成し、こ
のレジスト３０をマスクとして反応性イオンエッチング
（ＲＩＥ）等により基板２０をエッチング除去して、凹
所２４を形成する。
ン基板２０の表面にレジスト３０を塗布した後、ストラ
イプ状のパタ−ンをリソグラフィ工程により形成し、こ
のレジスト３０をマスクとして反応性イオンエッチング
（ＲＩＥ）等により基板２０をエッチング除去して、凹
所２４を形成する。
【００５７】尚、図６は平面図、図７は図６のＥ−Ｅ’
線断面図である。
線断面図である。
【００５８】次に、図８及び図９に示すように、基板２
０表面に熱酸化などにより酸化膜２５を形成した後、ポ
リシリコン３１をデポジションし、更にその上にスピン
オングラス（ＳＯＧ）等を塗布して表面を平滑にする。
０表面に熱酸化などにより酸化膜２５を形成した後、ポ
リシリコン３１をデポジションし、更にその上にスピン
オングラス（ＳＯＧ）等を塗布して表面を平滑にする。
【００５９】尚、図８は平面図、図９は図８のＥ−Ｅ’
線断面図である。
線断面図である。
【００６０】続いて、図１０及び図１１に示すように、
全面エッチバックにより、基板２０表面が露出するまで
、エッチングを行なう。このときのエッチング条件はＳ
ＯＧ等の平坦化に用いた材料とポリシリコンのエッチン
グ速度が等しくなるように設定される。
全面エッチバックにより、基板２０表面が露出するまで
、エッチングを行なう。このときのエッチング条件はＳ
ＯＧ等の平坦化に用いた材料とポリシリコンのエッチン
グ速度が等しくなるように設定される。
【００６１】このエッチングによりポリシリコンからな
るフローティングゲート２３が基板２０の凹所２４内に
埋込まれた状態で且つ、その表面が基板表面と同一平面
に形成される。
るフローティングゲート２３が基板２０の凹所２４内に
埋込まれた状態で且つ、その表面が基板表面と同一平面
に形成される。
【００６２】更に、このフローティングゲート２３をマ
スクとしてＮ型不純物のイオン注入を行なう。このイオ
ン注入はＡｓ、Ｐなどをド−ズ量１×１０１５〜１×１
０１７程度で行なう。そして、基板２０表面にＮ型不純
物がイオン注入された箇所３２がドライブインによりＮ
＋型拡散領域２１、２２となる。また、フローティング
ゲート２３を構成するポリシリコンに注入されたＮ型不
純物はこのポリシリコンに導電性を与え、ポリシリコン
の比抵抗を低減する。
スクとしてＮ型不純物のイオン注入を行なう。このイオ
ン注入はＡｓ、Ｐなどをド−ズ量１×１０１５〜１×１
０１７程度で行なう。そして、基板２０表面にＮ型不純
物がイオン注入された箇所３２がドライブインによりＮ
＋型拡散領域２１、２２となる。また、フローティング
ゲート２３を構成するポリシリコンに注入されたＮ型不
純物はこのポリシリコンに導電性を与え、ポリシリコン
の比抵抗を低減する。
【００６３】尚、図１０は平面図、図１１は図１０のＥ
−Ｅ’線断面図である。
−Ｅ’線断面図である。
【００６４】その後、図１２ないし図１４に示すように
、基板２０表面を酸化して酸化膜２７を形成し、その上
にワ−ドライン２６となるポリシリコンをデポジション
する。そして、ポリシリコン表面にレジスト３３を塗布
した後、拡散領域２１、２２及びフローティングゲート
２３と直交する方向に、ストライプ状のパタ−ンをリソ
グラフィ工程により形成し、このレジスト３３をマスク
としてエッチングを施しポリシリコンのパタ−ニングを
行なってワ−ドライン２６を形成する。
、基板２０表面を酸化して酸化膜２７を形成し、その上
にワ−ドライン２６となるポリシリコンをデポジション
する。そして、ポリシリコン表面にレジスト３３を塗布
した後、拡散領域２１、２２及びフローティングゲート
２３と直交する方向に、ストライプ状のパタ−ンをリソ
グラフィ工程により形成し、このレジスト３３をマスク
としてエッチングを施しポリシリコンのパタ−ニングを
行なってワ−ドライン２６を形成する。
【００６５】尚、図１２は平面図、図１３は図１２のＥ
−Ｅ’線断面図、図１４は図１２のＦ−Ｆ’線断面図で
ある。
−Ｅ’線断面図、図１４は図１２のＦ−Ｆ’線断面図で
ある。
【００６６】然る後、図１５及び図１６に示すように、
レジスト３３をマスクとして、酸化膜２７及びフローテ
ィングゲート２３の不要なポリシリコンをエッチングに
より除去する。そして、素子間分離のためのイオン注入
を行なう。このイオン注入はボロン（Ｂ）を１×１０１
２〜１×１０１４程度で行なう。
レジスト３３をマスクとして、酸化膜２７及びフローテ
ィングゲート２３の不要なポリシリコンをエッチングに
より除去する。そして、素子間分離のためのイオン注入
を行なう。このイオン注入はボロン（Ｂ）を１×１０１
２〜１×１０１４程度で行なう。
【００６７】このときＮ＋型拡散領域２１、２２はＡｓ
、Ｐなどが高濃度に注入されているため、Ｎ＋型のまま
であり、Ｎ＋注入の行なわれていない領域で且つポリシ
リコンのワ−ドライン２６のない領域３４のみがＰ＋型
の分離領域となる。
、Ｐなどが高濃度に注入されているため、Ｎ＋型のまま
であり、Ｎ＋注入の行なわれていない領域で且つポリシ
リコンのワ−ドライン２６のない領域３４のみがＰ＋型
の分離領域となる。
【００６８】尚、図１５は平面図、図１６は図１５のＥ
−Ｅ’線断面図である。
−Ｅ’線断面図である。
【００６９】その後、図１７に示すように、レジスト３
３を除去した後、酸化を行ないフローティングゲート２
３の側壁及びワ−ドライン２６の側壁並びに上面を酸化
膜で覆い、更にＰＳＧなどの酸化膜で被覆して、図３に
示すＥＰＲＯＭが形成される。
３を除去した後、酸化を行ないフローティングゲート２
３の側壁及びワ−ドライン２６の側壁並びに上面を酸化
膜で覆い、更にＰＳＧなどの酸化膜で被覆して、図３に
示すＥＰＲＯＭが形成される。
【００７０】尚、上述した実施例においては、Ｎチャネ
ルＭＯＳトランジスタのＥＰＲＯＭについて説明したが
、基板及び拡散領域の導電型を逆にすることでＰチャネ
ルＭＯＳトランジスタを用いたものにすることもできる
。
ルＭＯＳトランジスタのＥＰＲＯＭについて説明したが
、基板及び拡散領域の導電型を逆にすることでＰチャネ
ルＭＯＳトランジスタを用いたものにすることもできる
。
【００７１】
【発明の効果】以上説明したように、本発明の第１の発
明における不揮発性半導体メモリ装置においては、コン
トロールゲートを基板内に埋め込んでいるので型拡散領
域の横方向の拡散が抑えられ、実効的なトランジスタ長
（Ｌｅｆｆ）は短くならない。従って、その分ポリシリ
コン寸法を細くでき集積密度が向上する。
明における不揮発性半導体メモリ装置においては、コン
トロールゲートを基板内に埋め込んでいるので型拡散領
域の横方向の拡散が抑えられ、実効的なトランジスタ長
（Ｌｅｆｆ）は短くならない。従って、その分ポリシリ
コン寸法を細くでき集積密度が向上する。
【００７２】本発明の第２の発明にかかる不揮発性半導
体メモリ装置においては、ワードラインと拡散配線とが
交差して形成可能となるため、各ビット毎にコンタクト
をとる必要がなくなるので、コンタクトホールが不要に
なりメモリ領域のサイズが小さくできる。このためパタ
−ン密度を向上させることができる。
体メモリ装置においては、ワードラインと拡散配線とが
交差して形成可能となるため、各ビット毎にコンタクト
をとる必要がなくなるので、コンタクトホールが不要に
なりメモリ領域のサイズが小さくできる。このためパタ
−ン密度を向上させることができる。
【００７３】更に、上記不揮発性半導体メモリ装置は、
フローティングゲートが基板内に埋め込まれているため
、フローティングゲートの両側に存在する拡散領域をド
ライブインする際に、この領域の横方向の拡散が抑制さ
れるため、実効的なトランジスタ長が短くならない。 従って、フローティングゲートを構成するポリシリコン
の寸法を短くすることができ、集積密度を更に向上させ
ることができる。
フローティングゲートが基板内に埋め込まれているため
、フローティングゲートの両側に存在する拡散領域をド
ライブインする際に、この領域の横方向の拡散が抑制さ
れるため、実効的なトランジスタ長が短くならない。 従って、フローティングゲートを構成するポリシリコン
の寸法を短くすることができ、集積密度を更に向上させ
ることができる。
【図１】 本発明の第１の発明の実施例を示す平面図
である。
である。
【図２】 図１のＡ−Ａ線断面図である。
【図３】 本発明の第２の発明の実施例を示す平面図
である。
である。
【図４】 図３のＣ−Ｃ’線断面図である。
【図５】 図３のＤ−Ｄ’線断面図である。
【図６】 本発明の第２の発明の実施例に係るＥＰＲ
ＯＭの製造方法の第１の工程を示す平面図である。
ＯＭの製造方法の第１の工程を示す平面図である。
【図７】 図６ＢのＥ−Ｅ’線断面図である。
【図８】 本発明の第２の発明の実施例に係るＥＰＲ
ＯＭの製造方法の第２の工程を示す平面図である。
ＯＭの製造方法の第２の工程を示す平面図である。
【図９】 図８のＥ−Ｅ’線断面図である。
【図１０】 本発明の第２の発明の実施例に係るＥＰ
ＲＯＭの製造方法の第３の工程を示す平面図である。
ＲＯＭの製造方法の第３の工程を示す平面図である。
【図１１】 図１０のＥ−Ｅ’線断面図である。
【図１２】 本発明の第２の発明の実施例に係るＥＰ
ＲＯＭの製造方法の第４の工程を示す平面図である。
ＲＯＭの製造方法の第４の工程を示す平面図である。
【図１３】 図１２のＥ−Ｅ’線断面図である。
【図１４】 図１２のＦ−Ｆ’線断面図である。
【図１５】 本発明の第２の発明の実施例に係るＥＰ
ＲＯＭの製造方法の第５の工程を示す平面図である。
ＲＯＭの製造方法の第５の工程を示す平面図である。
【図１６】 図１５のＥ−Ｅ’線断面図である。
【図１７】 本発明の第２の発明の実施例に係るＥＰ
ＲＯＭの製造方法の第６の工程を示す断面図である。
ＲＯＭの製造方法の第６の工程を示す断面図である。
【図１８】 従来のＥＰＲＯＭの平面図である。
【図１９】 図１８のＡ−Ａ’線断面図である。
【図２０】 図１８のＢ−Ｂ’線断面図である。
２０ シリコン基板
２１ Ｎ＋型拡散領域
２２ Ｎ＋型拡散領域
２３ フローティングゲート
２４ 凹所
２６ コントロールゲート
Claims (3)
- 【請求項１】 一導電型の半導体基板、ソース領域を
構成する他導電型の拡散領域、ドレイン領域を構成する
他導電型領域、両拡散領域に挾まれる形で前記拡散領域
と上面が同一平面になるように基板内に埋め込まれて形
成されたワードラインを構成するコントロールゲート、
このゲート電極上に絶縁膜を介して配置されたフローテ
ィングゲート、とからなることを特徴とする不揮発性半
導体メモリ。 - 【請求項２】 上記フローティングゲートは、上記コ
ントロールゲートよりもチャネル方向に寸法を大きくし
たことを特徴とする請求項１に記載の不揮発性半導体メ
モリ。 - 【請求項３】 一導電型の半導体基板に、複数のメモ
リトランジスタのソ−ス領域を構成する他導電型の拡散
領域と、ドレイン領域を構成する他導電型の拡散領域と
が互いに平行に形成され、両拡散領域にはさまれる形で
フロ−ティングゲ−トが前記拡散領域と上面が同一平面
となるように基板内に埋込まれて形成されるとともに、
ワ−ドラインが絶縁膜を介して前記拡散領域及びフロ−
ティングゲ−トに交差して形成され、かつ、前記拡散領
域及びフロ−ティングゲ−ト並びにワードラインを除い
た半導体基板に一導電型の分離領域が形成されているこ
とを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092877A JPH04218975A (ja) | 1990-04-02 | 1991-03-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-87681 | 1990-04-02 | ||
| JP8768190 | 1990-04-02 | ||
| JP3092877A JPH04218975A (ja) | 1990-04-02 | 1991-03-29 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218975A true JPH04218975A (ja) | 1992-08-10 |
Family
ID=26428931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092877A Pending JPH04218975A (ja) | 1990-04-02 | 1991-03-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057574A (en) * | 1996-09-30 | 2000-05-02 | Nec Corporation | Contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators |
| KR100594307B1 (ko) * | 2004-12-24 | 2006-06-30 | 삼성전자주식회사 | 매몰된 컨트롤 게이트를 갖는 불휘발성 메모리 소자 및 그제조방법 |
-
1991
- 1991-03-29 JP JP3092877A patent/JPH04218975A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057574A (en) * | 1996-09-30 | 2000-05-02 | Nec Corporation | Contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators |
| US6274432B1 (en) | 1996-09-30 | 2001-08-14 | Nec Corporation | Method of making contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators |
| KR100308591B1 (ko) * | 1996-09-30 | 2001-12-17 | 가네꼬 히사시 | 무접점불휘발성반도체메모리장치및그제조방법 |
| KR100594307B1 (ko) * | 2004-12-24 | 2006-06-30 | 삼성전자주식회사 | 매몰된 컨트롤 게이트를 갖는 불휘발성 메모리 소자 및 그제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5879994A (en) | Self-aligned method of fabricating terrace gate DMOS transistor | |
| US6541324B1 (en) | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region | |
| JP4574182B2 (ja) | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 | |
| KR920010846B1 (ko) | 반도체 장치의 그의 제조방법 | |
| JPH06112503A (ja) | 半導体記憶装置およびその製法 | |
| JP4851693B2 (ja) | 高電圧トランジスタおよびその製造方法 | |
| JPH05102436A (ja) | 半導体メモリ装置とその製造方法 | |
| JPH10335493A (ja) | 半導体記憶装置 | |
| US10056402B2 (en) | Semiconductor device | |
| US6268622B1 (en) | Non-volatile memory device and fabrication method thereof | |
| JP4087108B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPS61288464A (ja) | 半導体メモリ装置 | |
| US5493139A (en) | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor | |
| JPH02222174A (ja) | Ｍｏｓ型半導体装置 | |
| KR100251229B1 (ko) | 노아형 마스크 롬의 개선된 구조 및 그 제조방법 | |
| JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3244037B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04218975A (ja) | 不揮発性半導体メモリ | |
| JP2004235399A (ja) | 不揮発性半導体記憶装置 | |
| JP3212652B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JP2596198B2 (ja) | Ｍｏｓ型読み出し専用半導体記憶装置 | |
| JPH08321593A (ja) | リード・オンリ・メモリ装置とその製造方法 | |
| JPH0812885B2 (ja) | 不揮発性半導体記憶素子 | |
| JP2797538B2 (ja) | 読み出し専用メモリ装置の製造方法 |