JPH04219019A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04219019A JPH04219019A JP3072772A JP7277291A JPH04219019A JP H04219019 A JPH04219019 A JP H04219019A JP 3072772 A JP3072772 A JP 3072772A JP 7277291 A JP7277291 A JP 7277291A JP H04219019 A JPH04219019 A JP H04219019A
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- transistor
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- bipolar transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はインバータ回路に係り、
特に電界効果トランジスタとバイポーラトランジスタと
を複合した高速，低消費電力の半導体集積回路のデバイ
ス構造に関する。
特に電界効果トランジスタとバイポーラトランジスタと
を複合した高速，低消費電力の半導体集積回路のデバイ
ス構造に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとを複合したインバータ回路の例として、特開昭
５４−１４８４６９号に記載がある。この回路は、ＣＭ
ＯＳ回路の駆動力不足を解決するものである。
ジスタとを複合したインバータ回路の例として、特開昭
５４−１４８４６９号に記載がある。この回路は、ＣＭ
ＯＳ回路の駆動力不足を解決するものである。
【０００３】また、ＭＯＳトランジスタとバイポーラト
ランジスタとの複合回路のデバイス構造を示すものとし
て、ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓ，ｖｏｌ．ＥＤ−１６，Ｎｏ．１１．Ｎｏｖ，１
９６９，ｐ９４５〜９５２のＦｉｇ．１に記載がある。
ランジスタとの複合回路のデバイス構造を示すものとし
て、ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓ，ｖｏｌ．ＥＤ−１６，Ｎｏ．１１．Ｎｏｖ，１
９６９，ｐ９４５〜９５２のＦｉｇ．１に記載がある。
【０００４】
【発明が解決しようとする課題】上記従来例のインバー
タ回路ではバイポーラトランジスタがＮＰＮ，ＰＮＰの
相補型を用いており、そのスイッチング特性を合わせる
ことが困難である。
タ回路ではバイポーラトランジスタがＮＰＮ，ＰＮＰの
相補型を用いており、そのスイッチング特性を合わせる
ことが困難である。
【０００５】また、ＰＮＰを使用しているため、次のよ
うな問題がある。すなわち、ＰＮＰはキャリアが正孔で
あることや、今日の製造技術の問題からＮＰＮに相当す
る高性能トランジスタが作れない。ちなみに、今日のプ
ロセス，デバイス技術でＮＰＮはｆＴ が数ＧＨｚのも
のが容易に得られるがＰＮＰのｆＴ は数１０〜数１０
０ＭＨｚである。したがって、この回路では回路のスイ
ッチング速度がＰＮＰの性能で制限され、高速化が困難
である。
うな問題がある。すなわち、ＰＮＰはキャリアが正孔で
あることや、今日の製造技術の問題からＮＰＮに相当す
る高性能トランジスタが作れない。ちなみに、今日のプ
ロセス，デバイス技術でＮＰＮはｆＴ が数ＧＨｚのも
のが容易に得られるがＰＮＰのｆＴ は数１０〜数１０
０ＭＨｚである。したがって、この回路では回路のスイ
ッチング速度がＰＮＰの性能で制限され、高速化が困難
である。
【０００６】また上記従来のデバイス構造では、ＮＰＮ
バイポーラトランジスタのコレクタが基板で形成されて
いるため以下のような問題を生ずる。
バイポーラトランジスタのコレクタが基板で形成されて
いるため以下のような問題を生ずる。
【０００７】すなわち、このような構造においては、コ
レクタ電流が基板中を流れるが、基板は不純物濃度が低
いので、コレクタ抵抗，Ｒｃが大きくなる。したがって
スイッチングのとき、コレクタ基板の電位が低下する。 この基板電位の変動により、同一チップ上の他の素子は
Ｖｔｈの変動やラッチアップなど種々の悪影響を受ける
。 従って、ＬＳＩ化が困難である。また、コレクタ電位の
低下によりベース電位よりコレクタ電位が低くなること
によってバイポーラトランジスタが飽和してしまい高速
スイッチングが不可能となる。更に、電極が基板の両表
面に存在することから配線の自由度を十分にとることが
出来ずＬＳＩの自由度が小さい。
レクタ電流が基板中を流れるが、基板は不純物濃度が低
いので、コレクタ抵抗，Ｒｃが大きくなる。したがって
スイッチングのとき、コレクタ基板の電位が低下する。 この基板電位の変動により、同一チップ上の他の素子は
Ｖｔｈの変動やラッチアップなど種々の悪影響を受ける
。 従って、ＬＳＩ化が困難である。また、コレクタ電位の
低下によりベース電位よりコレクタ電位が低くなること
によってバイポーラトランジスタが飽和してしまい高速
スイッチングが不可能となる。更に、電極が基板の両表
面に存在することから配線の自由度を十分にとることが
出来ずＬＳＩの自由度が小さい。
【０００８】本発明以上の問題点に鑑み、高速，低消費
電力でかつＬＳＩ化に適した半導体集積回路を提供する
ことにある。
電力でかつＬＳＩ化に適した半導体集積回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明は、一方導電型のコレクタと他方導電型のベース
と一方導電型のエミッタとを有し、コレクタ，エミッタ
電流路が第１の電位レベル部と出力端子との間に接続さ
れる第１のバイポーラトランジスタと、一方導電型のコ
レクタと他方導電型のベースと一方導電型のエミッタと
を有し、コレクタ・エミッタ電流路が上記出力端子と第
２の電位レベル部との間に接続される第２のバイポーラ
トランジスタと、少なくとも一つの入力端子に印加され
る入力信号に応答して、上記第１の電位レベル部から上
記第１のバイポーラトランジスタのベースへの電流路を
形成する少なくとも一つの他方導電型電界効果トランジ
スタと、上記入力端子に印加される上記入力信号に応答
して、上記出力端子から上記第２のバイポーラトランジ
スタのベースへの電流路を形成する少なくとも一つの第
１の一方導電型電界効果トランジスタと、上記入力端子
に印加される上記入力信号に応答して、上記第１のバイ
ポーラトランジスタのベースと上記第２の電位レベルと
の間に接続される少なくとも一つの第２の一方導電型電
界効果トランジスタと、上記第２のバイポーラトランジ
スタのベースと上記第２の電位レベル部との間に接続さ
れ、上記第２のバイポーラトランジスタのベースから蓄
積電荷を引き抜く電荷引抜き素子とを有し、上記第１，
第２のバイポーラトランジスタのコレクタ，エミッタ，
ベース電極が一主表面上にあることを特徴とする。
本発明は、一方導電型のコレクタと他方導電型のベース
と一方導電型のエミッタとを有し、コレクタ，エミッタ
電流路が第１の電位レベル部と出力端子との間に接続さ
れる第１のバイポーラトランジスタと、一方導電型のコ
レクタと他方導電型のベースと一方導電型のエミッタと
を有し、コレクタ・エミッタ電流路が上記出力端子と第
２の電位レベル部との間に接続される第２のバイポーラ
トランジスタと、少なくとも一つの入力端子に印加され
る入力信号に応答して、上記第１の電位レベル部から上
記第１のバイポーラトランジスタのベースへの電流路を
形成する少なくとも一つの他方導電型電界効果トランジ
スタと、上記入力端子に印加される上記入力信号に応答
して、上記出力端子から上記第２のバイポーラトランジ
スタのベースへの電流路を形成する少なくとも一つの第
１の一方導電型電界効果トランジスタと、上記入力端子
に印加される上記入力信号に応答して、上記第１のバイ
ポーラトランジスタのベースと上記第２の電位レベルと
の間に接続される少なくとも一つの第２の一方導電型電
界効果トランジスタと、上記第２のバイポーラトランジ
スタのベースと上記第２の電位レベル部との間に接続さ
れ、上記第２のバイポーラトランジスタのベースから蓄
積電荷を引き抜く電荷引抜き素子とを有し、上記第１，
第２のバイポーラトランジスタのコレクタ，エミッタ，
ベース電極が一主表面上にあることを特徴とする。
【００１０】
【作用】本発明の特徴によれば半導体集積回路を構成す
る２個のバイポーラトランジスタのコレクタ，エミッタ
及びベース電極のすべてが一主表面上に位置している。 まず、コレクタは基板で形成されていないことから上述
したような他の素子に悪影響を及ぼすことがない。また
、電極すべてが同一主表面上にあることから、配線の自
由度が増す。これらのことにより回路のＬＳＩ化が容易
に行える。
る２個のバイポーラトランジスタのコレクタ，エミッタ
及びベース電極のすべてが一主表面上に位置している。 まず、コレクタは基板で形成されていないことから上述
したような他の素子に悪影響を及ぼすことがない。また
、電極すべてが同一主表面上にあることから、配線の自
由度が増す。これらのことにより回路のＬＳＩ化が容易
に行える。
【００１１】また、本発明の他の特徴によれば、２個の
バイポーラトランジスタが縦型で構成される。このこと
によりバイポーラトランジスタの高性能力及び、半導体
集積回路の高密度化が図れる。
バイポーラトランジスタが縦型で構成される。このこと
によりバイポーラトランジスタの高性能力及び、半導体
集積回路の高密度化が図れる。
【００１２】更に本発明の別の特徴によれば一方及び他
方の導電型電界効果型トランジスタのドレイン，ソース
，ゲートの電極がバイポーラトランジスタと同じ一主表
面上に位置している。このことにより、更にＬＳＩ化が
容易になる。
方の導電型電界効果型トランジスタのドレイン，ソース
，ゲートの電極がバイポーラトランジスタと同じ一主表
面上に位置している。このことにより、更にＬＳＩ化が
容易になる。
【００１３】
【実施例】図１は本発明の一実施例を示すインバータ回
路図である。図において、４３は他方導電型電界効果ト
ランジスタであるＰＭＯＳ，４４，４５，４６は一方導
電型電界効果トランジスタであるＮＭＯＳ，４７，４８
は第１，第２のＮＰＮバイポーラトランジスタである。 ＰＭＯＳ４３とＮＭＯＳ４４はＣＭＯＳインバータを構
成しており、夫々のゲートＧが共通入力端子４０に接続
され、夫々のドレインＤが第１のＮＰＮ４７のベースＢ
に接続されるとともにＮＭＯＳ４６のゲートＧにも接続
される。ＰＭＯＳ４３とＮＭＯＳ４４のソースＳは夫々
第１の電位となる電源端子４２と第２の電位となる接地
電位ＧＮＤに接続される。ＮＭＯＳ４５のドレインＤは
出力端子４１に、ゲートＧは入力端子４０に、ソースＳ
はＮＭＯＳ４６のドレインＤと第２のＮＰＮ４８のベー
スＢに接続される。ＮＭＯＳ４６のソースＳは接地電位
ＧＮＤに接続される。また、第１のＮＰＮ４７のコレク
タＣは電源４２に、ベースＢはＰＭＯＳ４３とＮＭＯＳ
４４の共通ドレイン接続点に、エミッタＥはＮＭＯＳ４
５のドレインＤと第２のＮＰＮ４８のコレクタＣと出力
端子４１に共通接続される。第２のＮＰＮ４８のベース
ＢはＮＭＯＳ４５のソースＳとＮＭＯＳ４６のドレイン
Ｄに共通接続され、エミッタＥは接地電位ＧＮＤに接続
される。また、ＣＬ は負荷容量である。
路図である。図において、４３は他方導電型電界効果ト
ランジスタであるＰＭＯＳ，４４，４５，４６は一方導
電型電界効果トランジスタであるＮＭＯＳ，４７，４８
は第１，第２のＮＰＮバイポーラトランジスタである。 ＰＭＯＳ４３とＮＭＯＳ４４はＣＭＯＳインバータを構
成しており、夫々のゲートＧが共通入力端子４０に接続
され、夫々のドレインＤが第１のＮＰＮ４７のベースＢ
に接続されるとともにＮＭＯＳ４６のゲートＧにも接続
される。ＰＭＯＳ４３とＮＭＯＳ４４のソースＳは夫々
第１の電位となる電源端子４２と第２の電位となる接地
電位ＧＮＤに接続される。ＮＭＯＳ４５のドレインＤは
出力端子４１に、ゲートＧは入力端子４０に、ソースＳ
はＮＭＯＳ４６のドレインＤと第２のＮＰＮ４８のベー
スＢに接続される。ＮＭＯＳ４６のソースＳは接地電位
ＧＮＤに接続される。また、第１のＮＰＮ４７のコレク
タＣは電源４２に、ベースＢはＰＭＯＳ４３とＮＭＯＳ
４４の共通ドレイン接続点に、エミッタＥはＮＭＯＳ４
５のドレインＤと第２のＮＰＮ４８のコレクタＣと出力
端子４１に共通接続される。第２のＮＰＮ４８のベース
ＢはＮＭＯＳ４５のソースＳとＮＭＯＳ４６のドレイン
Ｄに共通接続され、エミッタＥは接地電位ＧＮＤに接続
される。また、ＣＬ は負荷容量である。
【００１４】次に本実施例のインバータ回路の動作を説
明する。いま、入力ＶＩ が低レベルから高レベルにス
イッチするとＰＭＯＳ４３はオフ、ＮＭＯＳ４４はオン
となり、第１のＮＰＮ４７のベースは低レベルとなるた
めＮＰＮ４７およびＮＭＯＳ４６はオフとなる。一方、
ＮＭＯＳ４５がオンとなるため、出力端子４１から第２
のＮＰＮ４８のベースへの電流路が形成され、第２のＮ
ＰＮ４８がオンし、出力Ｖ０ は高レベルから低レベル
へスイッチする。
明する。いま、入力ＶＩ が低レベルから高レベルにス
イッチするとＰＭＯＳ４３はオフ、ＮＭＯＳ４４はオン
となり、第１のＮＰＮ４７のベースは低レベルとなるた
めＮＰＮ４７およびＮＭＯＳ４６はオフとなる。一方、
ＮＭＯＳ４５がオンとなるため、出力端子４１から第２
のＮＰＮ４８のベースへの電流路が形成され、第２のＮ
ＰＮ４８がオンし、出力Ｖ０ は高レベルから低レベル
へスイッチする。
【００１５】次に、入力ＶＩ が高レベルから低レベル
にスイッチするとＮＭＯＳ４５、第２のＮＰＮ４８がオ
フとなる。一方、ＰＭＯＳ４３がオンとなり、ＮＭＯＳ
４４がオフとなるため、電源端子４２から第１のＮＰＮ
４７ のベースへの電流路が形成され、第１のＮＰＮ４
７のベースは高レベルにスイッチし、第１のＮＰＮ４７
とＮＭＯＳ４６がオンする。したがって出力Ｖ０ は低
レベルから高レベルにスイッチする。ここでＮＭＯＳ４
６の働きは高速スイッチングのために重要である。ＮＭ
ＯＳ４６はダイナミックディスチャージ回路として作用
する。すなわち、入力ＶＩ が低レベルから高レベルに
スイッチするときＰＭＯＳ４３はオフし、ＮＭＯＳ４４
がオンし、ＮＭＯＳ４６のゲートは第１のＮＰＮ４７の
ベース信号に応答して高レベルから低レベルにスイッチ
するためＮＭＯＳ４６はオフになる。したがって、第２
のＮＰＮ４８のベースＢと接地電位ＧＮＤは電流パスが
無いため出力Ｖ０ よりＮＭＯＳ４５を通して流れる電
流はすべて第２のＮＰＮ４８のベースＢに流れるため、
第２のＮＰＮ４８は高速にターン・オンできる。次に、
入力ＶＩ が高レベルから低レベルにスイッチするとき
、ＮＭＯＳ４６のゲートＧは第１のＮＰＮ４７のベース
信号に応答して低レベルから高レベルにスイッチするた
め、ＮＭＯＳ４６はオンになる。したがって、第２のＮ
ＰＮ４８のベースＢは低インピーダンスで接地され、ベ
ース領域の寄生電荷を速やかに放電する。 このため、第２のＮＰＮ４８のターンオフが速やかに行
われ、第２のＮＰＮ４８から流れる電流はすべて負荷Ｃ
Ｌの充電電流になり、高速に充電が行われる。
にスイッチするとＮＭＯＳ４５、第２のＮＰＮ４８がオ
フとなる。一方、ＰＭＯＳ４３がオンとなり、ＮＭＯＳ
４４がオフとなるため、電源端子４２から第１のＮＰＮ
４７ のベースへの電流路が形成され、第１のＮＰＮ４
７のベースは高レベルにスイッチし、第１のＮＰＮ４７
とＮＭＯＳ４６がオンする。したがって出力Ｖ０ は低
レベルから高レベルにスイッチする。ここでＮＭＯＳ４
６の働きは高速スイッチングのために重要である。ＮＭ
ＯＳ４６はダイナミックディスチャージ回路として作用
する。すなわち、入力ＶＩ が低レベルから高レベルに
スイッチするときＰＭＯＳ４３はオフし、ＮＭＯＳ４４
がオンし、ＮＭＯＳ４６のゲートは第１のＮＰＮ４７の
ベース信号に応答して高レベルから低レベルにスイッチ
するためＮＭＯＳ４６はオフになる。したがって、第２
のＮＰＮ４８のベースＢと接地電位ＧＮＤは電流パスが
無いため出力Ｖ０ よりＮＭＯＳ４５を通して流れる電
流はすべて第２のＮＰＮ４８のベースＢに流れるため、
第２のＮＰＮ４８は高速にターン・オンできる。次に、
入力ＶＩ が高レベルから低レベルにスイッチするとき
、ＮＭＯＳ４６のゲートＧは第１のＮＰＮ４７のベース
信号に応答して低レベルから高レベルにスイッチするた
め、ＮＭＯＳ４６はオンになる。したがって、第２のＮ
ＰＮ４８のベースＢは低インピーダンスで接地され、ベ
ース領域の寄生電荷を速やかに放電する。 このため、第２のＮＰＮ４８のターンオフが速やかに行
われ、第２のＮＰＮ４８から流れる電流はすべて負荷Ｃ
Ｌの充電電流になり、高速に充電が行われる。
【００１６】図２は本実施例インバータ回路の入出力特
性を示している。回路の論理スレッショールド電圧ＶＬ
Ｔは通常電源電圧の１／２の値に設定するが、用途によ
りＶＬＴを変える場合はＰＭＯＳ４３とＮＭＯＳ４４の
サイズ比を選択することにより、容易にＶＬＴを変える
ことができる。
性を示している。回路の論理スレッショールド電圧ＶＬ
Ｔは通常電源電圧の１／２の値に設定するが、用途によ
りＶＬＴを変える場合はＰＭＯＳ４３とＮＭＯＳ４４の
サイズ比を選択することにより、容易にＶＬＴを変える
ことができる。
【００１７】図３は、ＣＭＯＳインバータと本実施例イ
ンバータ回路の負荷容量ＣＬ に対する遅延時間特性を
示す。図中（Ａ）はＣＭＯＳインバータ回路の遅延時間
特性であり、（Ｂ）は本実施例インバータの遅延時間特
性である。図より明らかなように本実施例インバータ回
路は微少負荷領域Ｃ１ 以下ではＣＭＯＳインバータよ
り僅かに遅くなるが、高駆動能力を要求される高負荷領
域でははるかに高速であることがわかる。
ンバータ回路の負荷容量ＣＬ に対する遅延時間特性を
示す。図中（Ａ）はＣＭＯＳインバータ回路の遅延時間
特性であり、（Ｂ）は本実施例インバータの遅延時間特
性である。図より明らかなように本実施例インバータ回
路は微少負荷領域Ｃ１ 以下ではＣＭＯＳインバータよ
り僅かに遅くなるが、高駆動能力を要求される高負荷領
域でははるかに高速であることがわかる。
【００１８】図４は図１の回路を実現するためのデバイ
ス断面構造を示し、図４と同一部分は同一番号を付して
いる。なお、図面の複雑化を避けるため図１のＰＭＯＳ
４３，ＮＭＯＳ４４，ＮＰＮ４７の部分のみ図４に示さ
れている。
ス断面構造を示し、図４と同一部分は同一番号を付して
いる。なお、図面の複雑化を避けるため図１のＰＭＯＳ
４３，ＮＭＯＳ４４，ＮＰＮ４７の部分のみ図４に示さ
れている。
【００１９】図４において、７０はＰ型半導体基板、７
１は素子相互間を分離するためのＰ型分離層である。Ｐ
ＭＯＳ４３はＮ型エピタキシャル層７３を基板としてＰ
＋ 拡散７４，７５によりドレイン，ソース領域が形成
される。 ＰＭＯＳ４３の基板７３はＮ＋ 拡散７６によりオーミ
ックコレクタがとられ、電源４２に接続される。ＭＯＳ
４４はＮ型エピタキシャル層上にＰ型拡散によりウエル
領域８０が形成され、その中にＮ＋ 拡散によりソース
８１，ドレイン８２が形成される。ＮＭＯＳ４４の基板
８０はＰ＋ 拡散８３によりオーミックコンタクトがと
られ、接地電位に接続される。なお、７７，８４は夫々
、ＰＭＯＳ，ＮＭＯＳのゲート電極であり、ポリシリコ
ン形成される。
１は素子相互間を分離するためのＰ型分離層である。Ｐ
ＭＯＳ４３はＮ型エピタキシャル層７３を基板としてＰ
＋ 拡散７４，７５によりドレイン，ソース領域が形成
される。 ＰＭＯＳ４３の基板７３はＮ＋ 拡散７６によりオーミ
ックコレクタがとられ、電源４２に接続される。ＭＯＳ
４４はＮ型エピタキシャル層上にＰ型拡散によりウエル
領域８０が形成され、その中にＮ＋ 拡散によりソース
８１，ドレイン８２が形成される。ＮＭＯＳ４４の基板
８０はＰ＋ 拡散８３によりオーミックコンタクトがと
られ、接地電位に接続される。なお、７７，８４は夫々
、ＰＭＯＳ，ＮＭＯＳのゲート電極であり、ポリシリコ
ン形成される。
【００２０】ＮＰＮ４７は縦型であり、Ｎ型エピタキシ
ャル層９０をコレクタとし、Ｎ＋ 拡散によりオーミッ
クコンタクトをとって電源４２に接続される。ベースは
Ｐ型ベース拡散９２により形成され、その中にＮ＋ 拡
散９３によりエミッタが形成される。
ャル層９０をコレクタとし、Ｎ＋ 拡散によりオーミッ
クコンタクトをとって電源４２に接続される。ベースは
Ｐ型ベース拡散９２により形成され、その中にＮ＋ 拡
散９３によりエミッタが形成される。
【００２１】図から明らかなようにＮＰＮ４７のコレク
タはベース，エミッタと同一主平面上に位置している。 また、ＰＭＯＳ４３、及びＮＭＯＳ４４のソース，ドレ
インゲートも上述した同一主平面上に位置している。す
なわち本実施例のデバイス構造によれば半導体素子のす
べての電極が同一主平面上に位置することになり、配線
の自由度が高く、ＬＳＩ化の自由度が増す。
タはベース，エミッタと同一主平面上に位置している。 また、ＰＭＯＳ４３、及びＮＭＯＳ４４のソース，ドレ
インゲートも上述した同一主平面上に位置している。す
なわち本実施例のデバイス構造によれば半導体素子のす
べての電極が同一主平面上に位置することになり、配線
の自由度が高く、ＬＳＩ化の自由度が増す。
【００２２】なお、図中、ＮＢＬとあるのはＮ＋ 型高
濃度埋込み層であり、主としてＮＰＮ４７のコレクタ抵
抗を小さくするために使われている。
濃度埋込み層であり、主としてＮＰＮ４７のコレクタ抵
抗を小さくするために使われている。
【００２３】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、高速，低消費電力の半導体集積回路を実現でき
る。また、本発明の半導体集積回路のデバイス構造は、
自由度の高いＬＳＩ化が実現でき、メモリＬＳＩや論理
ＬＳＩに適用した場合その効果は顕著である。
よれば、高速，低消費電力の半導体集積回路を実現でき
る。また、本発明の半導体集積回路のデバイス構造は、
自由度の高いＬＳＩ化が実現でき、メモリＬＳＩや論理
ＬＳＩに適用した場合その効果は顕著である。
【図面の簡単な説明】
【図１】図１は本発明の一実施例を示すインバータ回路
図である。
図である。
【図２】図２は図１のインバータ回路の伝達特性を示す
図である。
図である。
【図３】図３は図１のインバータ回路の遅延時間特性を
示す図である。
示す図である。
【図４】図４は図１のインバータ回路のデバイス断面構
造を示す図である。
造を示す図である。
４３…ＰＭＯＳ、４４，４５，４６…ＮＭＯＳ、４７，
４８…ＮＰＮ。
４８…ＮＰＮ。
Claims (5)
- １．一方導電型のコレクタと他方導電型のベースと一方
導電型のエミッタとを有し、コレクタ，エミッタ電流路
が第１の電位レベル部と出力端子との間に接続される第
１のバイポーラトランジスタと、一方導電型のコレクタ
と他方導電型のベースと一方導電型のエミッタとを有し
、コレクタ，エミッタ電流路が上記出力端子と第２の電
位レベル部との間に接続される第２のバイポーラトラン
ジスタと、少なくとも一つの入力端子に印加される入力
信号に応答して、上記第１の電位レベル部から上記第１
のバイポーラトランジスタのベースへの電流路を形成す
る少なくとも一つの他方導電型電界効果トランジスタと
、上記入力端子に印加される上記入力信号に応答して、
上記出力端子から上記第２のバイポーラトランジスタの
ベースへの電流路を形成する少なくとも一つの第１の一
方導電型電界効果トランジスタと、上記入力端子に印加
される上記入力信号に応答して、上記第１のバイポーラ
トランジスタのベースと上記第２の電位レベルとの間に
接続される少なくとも一つの第２の一方導電型電界効果
トランジスタと、上記第２のバイポーラトランジスタの
ベースと上記第２の電位レベル部との間に接続され、上
記第２のバイポーラトランジスタのベースから蓄積電荷
を引き抜く電荷引抜き素子とを有し、上記第１，第２の
バイポーラトランジスタのコレクタ，エミッタ，ベース
電極が一主表面上にあることを特徴とする半導体集積回
路。 - ２．特許請求の範囲第１項において、上記第１及び第２
のバイポーラトランジスタは縦型であることを特徴とす
る半導体集積回路。 - ３．特許請求の範囲第２項において、上記第１及び第２
のバイポーラトランジスタは互いに、かつ、基板から分
離されていることを特徴とする半導体集積回路。 - ４．特許請求の範囲第２項において、上記第１及び第２
のバイポーラトランジスタのベース領域は上記一方及び
他方の導電型電界トランジスタのドレイン，ソース及び
チャネル領域から分離されていることを特徴とする半導
体集積回路。 - ５．特許請求の範囲第１項において、上記一方及び他方
の導電型電界トランジスタのソース，ドレイン，ゲート
は上記一主表面上にあることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072772A JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072772A JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232750A Division JPS60125015A (ja) | 1983-12-12 | 1983-12-12 | インバ−タ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128687A Division JPH081944B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219019A true JPH04219019A (ja) | 1992-08-10 |
| JP2555794B2 JP2555794B2 (ja) | 1996-11-20 |
Family
ID=13499004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072772A Expired - Lifetime JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555794B2 (ja) |
-
1991
- 1991-04-05 JP JP3072772A patent/JP2555794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555794B2 (ja) | 1996-11-20 |
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