JPH04219692A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH04219692A JPH04219692A JP3080169A JP8016991A JPH04219692A JP H04219692 A JPH04219692 A JP H04219692A JP 3080169 A JP3080169 A JP 3080169A JP 8016991 A JP8016991 A JP 8016991A JP H04219692 A JPH04219692 A JP H04219692A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- read
- signal
- write
- memory card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 39
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 10
- 230000001629 suppression Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リフレッシュ動作が必
要なＤＲＡＭを搭載しているメモリカ−ドに関する
要なＤＲＡＭを搭載しているメモリカ−ドに関する
【０
００２】
００２】
【従来の技術】図１０は従来のＣＰＵにＤＲＡＭを組み
込んだ一般的な回路図である。図に於いて、１００はＣ
ＰＵで、ＤＲＡＭ１０２をアクセス（リ−ド又はライト
する場合）する為にインタフェ−ス回路（後述説明）に
アドレス信号１００ａ、リ−ド信号（ＲＤ）１００ｂ又
はライト信号（ＷＲ）１００ｃ及びメモリリクエスト信
号（ＭＲＱ）を出力すると共に、ＤＲＡＭ１０２にデ−
タ信号１００ｆを出力する。又、ＣＰＵ１００はリフレ
ッシュ動作時には上記の信号の他にリフレッシュ信号（
ＲＦＳＨ）がＤＲＡＭインタ−フェ−スに出力される。
込んだ一般的な回路図である。図に於いて、１００はＣ
ＰＵで、ＤＲＡＭ１０２をアクセス（リ−ド又はライト
する場合）する為にインタフェ−ス回路（後述説明）に
アドレス信号１００ａ、リ−ド信号（ＲＤ）１００ｂ又
はライト信号（ＷＲ）１００ｃ及びメモリリクエスト信
号（ＭＲＱ）を出力すると共に、ＤＲＡＭ１０２にデ−
タ信号１００ｆを出力する。又、ＣＰＵ１００はリフレ
ッシュ動作時には上記の信号の他にリフレッシュ信号（
ＲＦＳＨ）がＤＲＡＭインタ−フェ−スに出力される。
【０００３】１０１はＤＲＡＭインタ−フェ−ス回路で
、ロウ・アドレス発生回路、カラム・アドレス発生回路
及びデコ−ダ等からなり、ＣＰＵ１００からのアドレス
信号１００ａ、ＲＤ信号１００ｂ又はＷＲ信号１００ｃ
、ＭＲＱ信号１００ｄに基づいてＤＲＡＭ１０２をリ−
ド又はライト動作を行うようにロウ・アドレス・ストロ
−ブ信号（ＲＡＳ信号）１０１ａ、カラム・アドレス・
ストローブ信号（ＣＡＳ信号）１０１ｂ及びアドレス信
号１０１ｃ，１０１ｄ，１０１ｅを出力する。又、リフ
レッシュ時には、ＤＲＡＭ１０２に格納されたデ−タを
保持するためにＲＡＳ信号１０１ａ、ＣＡＳ信号１０１
ｂ、及びアドレス信号１０１ｃ，１０１ｄ，１０１ｅが
ＤＲＡＭ１０２に出力される。
、ロウ・アドレス発生回路、カラム・アドレス発生回路
及びデコ−ダ等からなり、ＣＰＵ１００からのアドレス
信号１００ａ、ＲＤ信号１００ｂ又はＷＲ信号１００ｃ
、ＭＲＱ信号１００ｄに基づいてＤＲＡＭ１０２をリ−
ド又はライト動作を行うようにロウ・アドレス・ストロ
−ブ信号（ＲＡＳ信号）１０１ａ、カラム・アドレス・
ストローブ信号（ＣＡＳ信号）１０１ｂ及びアドレス信
号１０１ｃ，１０１ｄ，１０１ｅを出力する。又、リフ
レッシュ時には、ＤＲＡＭ１０２に格納されたデ−タを
保持するためにＲＡＳ信号１０１ａ、ＣＡＳ信号１０１
ｂ、及びアドレス信号１０１ｃ，１０１ｄ，１０１ｅが
ＤＲＡＭ１０２に出力される。
【０００４】従来のＣＰＵにＤＲＡＭを組み込んだ一般
的な回路図は上記のように構成されており、図１１は図
１０のＣＰＵがＤＲＡＭをアクセスするタイミングチャ
−トであり、その動作を説明する。
的な回路図は上記のように構成されており、図１１は図
１０のＣＰＵがＤＲＡＭをアクセスするタイミングチャ
−トであり、その動作を説明する。
【０００５】図に於いて、ＤＲＡＭ１０２をアクセスす
る場合（リ−ド又はライトする場合）、ＣＰＵ１００は
、アドレスバス信号１００ａ、メモリリクエスト（ＭＲ
Ｑ）信号１００ｄ及びリ−ド信号（ＲＤ）１００ｂ又は
ライト信号（ＷＲ）１００ｃをＤＲＡＭインタフェ−ス
回路１０１に出力し、ＤＲＡＭインタフェ−ス回路１０
１は、ＤＲＡＭ１０２にデコ−ドされたアドレス信号１
０１ｃ，１０１ｄ，１０１ｅ、ＲＡＳ信号１０１ａ、Ｃ
ＡＳ信号１０１ｂ及びデ−タ１００ｆがＤＲＡＭ１０２
に出力して所定のアドレスに所定のデ−タを格納させる
。
る場合（リ−ド又はライトする場合）、ＣＰＵ１００は
、アドレスバス信号１００ａ、メモリリクエスト（ＭＲ
Ｑ）信号１００ｄ及びリ−ド信号（ＲＤ）１００ｂ又は
ライト信号（ＷＲ）１００ｃをＤＲＡＭインタフェ−ス
回路１０１に出力し、ＤＲＡＭインタフェ−ス回路１０
１は、ＤＲＡＭ１０２にデコ−ドされたアドレス信号１
０１ｃ，１０１ｄ，１０１ｅ、ＲＡＳ信号１０１ａ、Ｃ
ＡＳ信号１０１ｂ及びデ−タ１００ｆがＤＲＡＭ１０２
に出力して所定のアドレスに所定のデ−タを格納させる
。
【０００６】又、ＣＰＵ１００にはリフレッシュ発生回
路を内蔵しており、リ−ド又はライト動作の終了後にＤ
ＲＡＭ１０２の記憶保持の為にリフレッシュ信号（ＲＦ
ＳＨ）をＤＲＡＭインタフェ−ス回路１０１に出力し（
アドレス信号１００ａ及びＭＲＱ信号１００ｄも出力さ
れる）、ＤＲＡＭインタフェ−ス回路１０１はＤＲＡＭ
１０２の所定のアドレスに格納されたデ−タを保持させ
る為にＲＡＳ信号１０１ａ、ＣＡＳ信号１０１ｂ及びア
ドレスバス信号１０１ｃ，１０１ｄ，１０１ｅを出力し
てＤＲＡＭ１０２をリフレッシュする。尚、リフレッシ
ュ動作は、ＣＰＵ１００から任意の時間により出力され
るものでなく、常にある決まったタイミング（オペレ−
ションコ−ドのフェッチ後）の際に出力されるものであ
る。
路を内蔵しており、リ−ド又はライト動作の終了後にＤ
ＲＡＭ１０２の記憶保持の為にリフレッシュ信号（ＲＦ
ＳＨ）をＤＲＡＭインタフェ−ス回路１０１に出力し（
アドレス信号１００ａ及びＭＲＱ信号１００ｄも出力さ
れる）、ＤＲＡＭインタフェ−ス回路１０１はＤＲＡＭ
１０２の所定のアドレスに格納されたデ−タを保持させ
る為にＲＡＳ信号１０１ａ、ＣＡＳ信号１０１ｂ及びア
ドレスバス信号１０１ｃ，１０１ｄ，１０１ｅを出力し
てＤＲＡＭ１０２をリフレッシュする。尚、リフレッシ
ュ動作は、ＣＰＵ１００から任意の時間により出力され
るものでなく、常にある決まったタイミング（オペレ−
ションコ−ドのフェッチ後）の際に出力されるものであ
る。
【０００７】
【発明が解決しようとする課題】上記のような従来のＤ
ＲＡＭを搭載したメモリカードでは、機器本体側からリ
−ド又はライトされた後に自己によるリフレッシュ動作
ができないという問題があった。
ＲＡＭを搭載したメモリカードでは、機器本体側からリ
−ド又はライトされた後に自己によるリフレッシュ動作
ができないという問題があった。
【０００８】又、機器本体側のＣＰＵの違いによりリフ
レッシュ信号のタイミングが異なるので、ＤＲＡＭを搭
載したメモリカードに最適なリフレッシュ信号を供給す
ることができず、又、各メモリカードに搭載されたＤＲ
ＡＭのリフレッシュサイクル（必要リフレッシュ回数／
時間）が異なり、ＣＰＵ側から各メモリカ−ドに最適な
リフレッシュ信号を供給することができないという問題
があった。
レッシュ信号のタイミングが異なるので、ＤＲＡＭを搭
載したメモリカードに最適なリフレッシュ信号を供給す
ることができず、又、各メモリカードに搭載されたＤＲ
ＡＭのリフレッシュサイクル（必要リフレッシュ回数／
時間）が異なり、ＣＰＵ側から各メモリカ−ドに最適な
リフレッシュ信号を供給することができないという問題
があった。
【０００９】更に、１サイクルのアクセス内でリ−ド動
作又はライト動作とＤＲＡＭの記憶保持の為のリフレッ
シュ動作とを行わなければならず、メモリカ−ドのアク
セスタイムが長くなるという問題があった。
作又はライト動作とＤＲＡＭの記憶保持の為のリフレッ
シュ動作とを行わなければならず、メモリカ−ドのアク
セスタイムが長くなるという問題があった。
【００１０】本発明は、かかる課題を解決するためにな
されたもので、リフレッシュ制御をメモリカード内で自
動的に行って最適なリフレッシュ信号を供給し、又、リ
−ド／ライト動作とリフレッシュ動作とを分割してメモ
リカードのアクセスタイムを減少し、互換性を得て安定
に動作することができるメモリカ−ドを得ることを目的
とする。
されたもので、リフレッシュ制御をメモリカード内で自
動的に行って最適なリフレッシュ信号を供給し、又、リ
−ド／ライト動作とリフレッシュ動作とを分割してメモ
リカードのアクセスタイムを減少し、互換性を得て安定
に動作することができるメモリカ−ドを得ることを目的
とする。
【００１１】
【課題を解決するための手段】本発明に係るメモリカー
ドは、リフレッシュ動作を必要とするＤＲＡＭと多数の
論理素子とからなり、外部からの命令によりリードライ
ト動作及びリフレッシュ動作を行うメモリカードに於い
て、上記メモリカード内でクロックパルスを発生する発
振源と、上記外部からのリフレッシュ動作に頼らずに上
記発振源から発生するクロックパルスに基づいて自動的
にリフレッシュ動作を行うリフレッシュ発生手段とを備
えているものである。
ドは、リフレッシュ動作を必要とするＤＲＡＭと多数の
論理素子とからなり、外部からの命令によりリードライ
ト動作及びリフレッシュ動作を行うメモリカードに於い
て、上記メモリカード内でクロックパルスを発生する発
振源と、上記外部からのリフレッシュ動作に頼らずに上
記発振源から発生するクロックパルスに基づいて自動的
にリフレッシュ動作を行うリフレッシュ発生手段とを備
えているものである。
【００１２】又、リフレッシュ動作を必要とするＤＲＡ
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、上記メモリカード内でクロックパルスを発生
する発振源と、上記外部からのリフレッシュ動作に頼ら
ずに上記発振源からのクロックパルスに基づいてリフレ
ッシュ信号を発生するリフレッシュ発生回路と、上記外
部からのアドレス信号及び制御信号に基づいて上記メモ
リカードのリード又はライト制御信号を発生すると共に
、上記外部からのアドレス信号を上記ＤＲＡＭに出力す
るリードライト制御手段と、上記発振源からのクロック
パルスを計数部で計数した値と上記メモリカードに搭載
したＤＲＡＭのリードライト動作期間を設定した設定値
とを比較して同一であるときリードライト選択信号を出
力し、同一でないときはリフレッシュ選択信号を出力す
るリフレッシュ／リードライト動作設定手段と、そのリ
フレッシュ／リードライト動作設定手段からのリードラ
イト選択信号により上記リードライト制御手段からのリ
ード又はライト制御信号を上記ＤＲＡＭに出力し、又、
上記リフレッシュ／リードライト動作設定手段からのリ
フレッシュ選択信号により上記リフレッシュ発生回路か
らのリフレッシュ信号を上記ＤＲＡＭに出力するリフレ
ッシュ／リードライト選択手段と、上記リフレッシュ／
リードライト動作設定手段からのリフレッシュ選択信号
及びリードライト選択信号を上記外部に通知する識別手
段とを備えたものである。上記リードライト動作手段が
上記外部からのアドレス信号及び制御信号をリードライ
ト動作用制御信号に生成すると共にイネーブネ信号を出
力するリードライト信号発生回路と、そのリードライト
信号発生回路からのイネーブル信号により上記外部から
のアドレス信号を選択して上記ＤＲＡＭに出力する第１
のマルチプレクサからなり、上記リフレッシュ／リード
ライト動作設定手段が上記発振源からのクロックパルス
を計数する計数回路と、上記メモリカードに搭載された
ＤＲＡＭのリードライト時間を任意に設定するリードラ
イト動作可能期間設定回路と、上記計数回路からの計数
値と上記リードライト動作可能期間設定回路からの設定
値とを比較する比較回路とからなり、上記リフレッシュ
／リードライト選択手段が上記リードライト信号発生回
路からのリードライト動作用制御信号と上記リフレッシ
ュ発生回路からのリフレッシュ信号とを選択する第２の
マルチプレクサからなり、上記識別手段が上記比較回路
からのリードライト選択信号及びリフレッシュ選択信号
を格納するレジスタと、そのレジスタからのリードライ
ト選択信号及びリフレッシュ選択信号と上記ＤＲＡＭか
らのメモリデータとを選択する第３のマルチプレクサか
らなるものである。上記リフレッシュ動作の立ち上がり
時を遅れさせるために遅延回路を上記引く回路と上記第
２のマルチプレクサとの間に設けたものである。
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、上記メモリカード内でクロックパルスを発生
する発振源と、上記外部からのリフレッシュ動作に頼ら
ずに上記発振源からのクロックパルスに基づいてリフレ
ッシュ信号を発生するリフレッシュ発生回路と、上記外
部からのアドレス信号及び制御信号に基づいて上記メモ
リカードのリード又はライト制御信号を発生すると共に
、上記外部からのアドレス信号を上記ＤＲＡＭに出力す
るリードライト制御手段と、上記発振源からのクロック
パルスを計数部で計数した値と上記メモリカードに搭載
したＤＲＡＭのリードライト動作期間を設定した設定値
とを比較して同一であるときリードライト選択信号を出
力し、同一でないときはリフレッシュ選択信号を出力す
るリフレッシュ／リードライト動作設定手段と、そのリ
フレッシュ／リードライト動作設定手段からのリードラ
イト選択信号により上記リードライト制御手段からのリ
ード又はライト制御信号を上記ＤＲＡＭに出力し、又、
上記リフレッシュ／リードライト動作設定手段からのリ
フレッシュ選択信号により上記リフレッシュ発生回路か
らのリフレッシュ信号を上記ＤＲＡＭに出力するリフレ
ッシュ／リードライト選択手段と、上記リフレッシュ／
リードライト動作設定手段からのリフレッシュ選択信号
及びリードライト選択信号を上記外部に通知する識別手
段とを備えたものである。上記リードライト動作手段が
上記外部からのアドレス信号及び制御信号をリードライ
ト動作用制御信号に生成すると共にイネーブネ信号を出
力するリードライト信号発生回路と、そのリードライト
信号発生回路からのイネーブル信号により上記外部から
のアドレス信号を選択して上記ＤＲＡＭに出力する第１
のマルチプレクサからなり、上記リフレッシュ／リード
ライト動作設定手段が上記発振源からのクロックパルス
を計数する計数回路と、上記メモリカードに搭載された
ＤＲＡＭのリードライト時間を任意に設定するリードラ
イト動作可能期間設定回路と、上記計数回路からの計数
値と上記リードライト動作可能期間設定回路からの設定
値とを比較する比較回路とからなり、上記リフレッシュ
／リードライト選択手段が上記リードライト信号発生回
路からのリードライト動作用制御信号と上記リフレッシ
ュ発生回路からのリフレッシュ信号とを選択する第２の
マルチプレクサからなり、上記識別手段が上記比較回路
からのリードライト選択信号及びリフレッシュ選択信号
を格納するレジスタと、そのレジスタからのリードライ
ト選択信号及びリフレッシュ選択信号と上記ＤＲＡＭか
らのメモリデータとを選択する第３のマルチプレクサか
らなるものである。上記リフレッシュ動作の立ち上がり
時を遅れさせるために遅延回路を上記引く回路と上記第
２のマルチプレクサとの間に設けたものである。
【００１３】又、リフレッシュ動作を必要とするＤＲＡ
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、上記メモリカード内でクロックパルスを発生
する発振源と、上記外部からのリフレッシュ動作に頼ら
ずに上記発振源から発生するクロックパルスに基づいて
リフレッシュ動作を行い、そのリフレッシュ動作中に上
記外部からダミー信号を受けるとそのリフレッシュ動作
を中断して上記ＤＲＡＭを待機状態にする制御手段とを
備えたものである。
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、上記メモリカード内でクロックパルスを発生
する発振源と、上記外部からのリフレッシュ動作に頼ら
ずに上記発振源から発生するクロックパルスに基づいて
リフレッシュ動作を行い、そのリフレッシュ動作中に上
記外部からダミー信号を受けるとそのリフレッシュ動作
を中断して上記ＤＲＡＭを待機状態にする制御手段とを
備えたものである。
【００１４】
【作用】本発明に於いては、メモリカード内の発振源か
らクロックパルスを発生し、そのクロックパルスに基づ
いてリフレッシュ発生手段が自動的にリフレッシュ動作
を行う。
らクロックパルスを発生し、そのクロックパルスに基づ
いてリフレッシュ発生手段が自動的にリフレッシュ動作
を行う。
【００１５】又、メモリカード内の発振源からクロック
パルスを発生し、そのクロックパルスに基づいてリフレ
ッシュ発生回路がリフレッシュ信号を出力する。一方、
リフレッシュ／リードライト動作設定手段が上記発振源
からのクロックパルスを計数回路で計数した値と搭載し
たＤＲＡＭのリードライト動作期間をリードライト動作
可能期間設定回路で設定した値とを比較して同一である
ときはリードライト選択信号を出力し、同一でないとき
はリフレッシュ選択信号を出力する。そして、そのリー
ドライト／リフレッシュ動作設定手段からのリードライ
ト選択信号及びリフレッシュ選択信号を識別手段のレジ
スタに格納しそのレジスタから第３のマルチプレクサを
介して外部に通知し、外部は通知されたその情報がリー
ドライト選択信号である場合だけリードライトの動作信
号をリードライト動作手段に出力してＤＲＡＭをアクセ
スする。又、識別手段からの上記情報がリフレッシュ選
択信号である場合、外部はＤＲＡＭに対してアクセスす
ることなく識別手段からの上記情報を読み取りを継続し
、メモリカード内部ではＤＲＡＭのリフレッシュを行う
。又、上記リードライト動作設定手段の比較回路と上記
リフレッシュ／リードライト選択手段の第３のマルチプ
レクサとの間に遅延回路を設けたことにより、リフレッ
シュ／リードライト動作設定手段で設定されたリードラ
イト期間から初期のリフレッシュ期間にかけて外部から
ＤＲＡＭをアクセスすることができる。 又、メモリ
カード内の発振源からクロックパルスを発生し、そのク
ロックパルスに基づいて制御手段がリフレッシュ動作を
行うと共に、そのリフレッシュ動作中に外部からダミー
信号を受けるとそのリフレッシュ動作を中断してメモリ
カード内のＤＲＡＭを待機状態にし、その待機状態が終
了後、リードライト又はリフレッシュのいずれかの動作
を行う。
パルスを発生し、そのクロックパルスに基づいてリフレ
ッシュ発生回路がリフレッシュ信号を出力する。一方、
リフレッシュ／リードライト動作設定手段が上記発振源
からのクロックパルスを計数回路で計数した値と搭載し
たＤＲＡＭのリードライト動作期間をリードライト動作
可能期間設定回路で設定した値とを比較して同一である
ときはリードライト選択信号を出力し、同一でないとき
はリフレッシュ選択信号を出力する。そして、そのリー
ドライト／リフレッシュ動作設定手段からのリードライ
ト選択信号及びリフレッシュ選択信号を識別手段のレジ
スタに格納しそのレジスタから第３のマルチプレクサを
介して外部に通知し、外部は通知されたその情報がリー
ドライト選択信号である場合だけリードライトの動作信
号をリードライト動作手段に出力してＤＲＡＭをアクセ
スする。又、識別手段からの上記情報がリフレッシュ選
択信号である場合、外部はＤＲＡＭに対してアクセスす
ることなく識別手段からの上記情報を読み取りを継続し
、メモリカード内部ではＤＲＡＭのリフレッシュを行う
。又、上記リードライト動作設定手段の比較回路と上記
リフレッシュ／リードライト選択手段の第３のマルチプ
レクサとの間に遅延回路を設けたことにより、リフレッ
シュ／リードライト動作設定手段で設定されたリードラ
イト期間から初期のリフレッシュ期間にかけて外部から
ＤＲＡＭをアクセスすることができる。 又、メモリ
カード内の発振源からクロックパルスを発生し、そのク
ロックパルスに基づいて制御手段がリフレッシュ動作を
行うと共に、そのリフレッシュ動作中に外部からダミー
信号を受けるとそのリフレッシュ動作を中断してメモリ
カード内のＤＲＡＭを待機状態にし、その待機状態が終
了後、リードライト又はリフレッシュのいずれかの動作
を行う。
【００１６】
【実施例】図１は本発明のメモリカ−ドの内部に発信源
を備えて自動的にリフレッシュするブロック回路図であ
り、１００ａ〜１００ｃ，１００ｆ，１０２は従来と同
じものである。図に於いて、１は水晶振動子等で構成さ
れ、ある電圧が引加されると一定の周期で発信する発信
源である。２はカウンタで、発信源１からの一定周期の
クロック信号を分周（ｎ個のカウンタで分周する）する
。このｎ個のカウンタ２はクロック信号をアップカウン
ト及びダウンカウントすることができる。３はカウンタ
回路で、ｎ個のカウンタ２等からなり、ｎ個のカウンタ
で分周された信号を比較回路（後述説明）に出力する。
を備えて自動的にリフレッシュするブロック回路図であ
り、１００ａ〜１００ｃ，１００ｆ，１０２は従来と同
じものである。図に於いて、１は水晶振動子等で構成さ
れ、ある電圧が引加されると一定の周期で発信する発信
源である。２はカウンタで、発信源１からの一定周期の
クロック信号を分周（ｎ個のカウンタで分周する）する
。このｎ個のカウンタ２はクロック信号をアップカウン
ト及びダウンカウントすることができる。３はカウンタ
回路で、ｎ個のカウンタ２等からなり、ｎ個のカウンタ
で分周された信号を比較回路（後述説明）に出力する。
【００１７】４は設定回路で、搭載するＤＲＡＭに対応
したリフレッシュ時間をメモリカードの外部で任意に設
定し、その設定値に基づいたリフレッシュ設定信号を比
較回路（後述説明）に出力する。５は比較回路で、カウ
ンタ回路３で分周された信号と設定回路４で設定された
信号とを比較して両者の信号が同一である場合のみリフ
レッシュ信号６を出力する。７は制御回路で、外部ＣＰ
Ｕからのアドレスバス信号１００ａ、カ−ドセレクト信
号１０、読み出し制御信号１００ｂ及び書き込み制御信
号１００ｃに基づいてＤＲＡＭ１０２の読み出し制御及
び書き込み制御するためにＲＡＳ信号、ＣＡＳ信号、ア
ドレスバス信号１００ａ、読み出し制御信号１００ｂ及
び書き込み制御信号１００ｃをＤＲＡＭ１０２に出力す
ると共に、読み出し／書き込み制御が終了後は比較回路
５からのリフレッシュ信号６に基づいてリフレッシュ動
作を行う。８は発振源１、カウンタ回路３、設定回路４
、比較回路５、制御回路及びＤＲＡＭ１０２からなるメ
モリカードである。
したリフレッシュ時間をメモリカードの外部で任意に設
定し、その設定値に基づいたリフレッシュ設定信号を比
較回路（後述説明）に出力する。５は比較回路で、カウ
ンタ回路３で分周された信号と設定回路４で設定された
信号とを比較して両者の信号が同一である場合のみリフ
レッシュ信号６を出力する。７は制御回路で、外部ＣＰ
Ｕからのアドレスバス信号１００ａ、カ−ドセレクト信
号１０、読み出し制御信号１００ｂ及び書き込み制御信
号１００ｃに基づいてＤＲＡＭ１０２の読み出し制御及
び書き込み制御するためにＲＡＳ信号、ＣＡＳ信号、ア
ドレスバス信号１００ａ、読み出し制御信号１００ｂ及
び書き込み制御信号１００ｃをＤＲＡＭ１０２に出力す
ると共に、読み出し／書き込み制御が終了後は比較回路
５からのリフレッシュ信号６に基づいてリフレッシュ動
作を行う。８は発振源１、カウンタ回路３、設定回路４
、比較回路５、制御回路及びＤＲＡＭ１０２からなるメ
モリカードである。
【００１８】本発明のメモリカ−ドは上記のように構成
されており、図２は図１のカウンタ回路の各段の出力波
形を示すタイミングチャ−トであり、動作を説明する。
されており、図２は図１のカウンタ回路の各段の出力波
形を示すタイミングチャ−トであり、動作を説明する。
【００１９】図に於いて、■段目のカウンタは発信源１
からの信号を分周して■段目のカウンタに出力すると、
■段目のカウンタは続いて２倍の周波数のクロックに分
周して■段目のカウンタに出力し、■段目のカウンタは
上記と同様に分周して次のカウンタに出力する。そして
、ｎ段目のカウンタで分周された信号を比較回路５に出
力し、設定回路４で設定された値と等しい場合、比較回
路５からリフレッシュ信号６として制御回路７に出力さ
れ、制御回路７はＤＲＡＭ１０２のリード／ライト動作
終了後にリフレッシュ動作を行う。このリフレッシュ動
作は制御回路７によりある回数をまとめて行うことがで
き、又、一回だけのリフレッシュ動作も可能である。 一方、比較回路５が一致していない場合はリフレッシュ
信号は出力されず、従来のリ−ド／ライト制御が行われ
る。
からの信号を分周して■段目のカウンタに出力すると、
■段目のカウンタは続いて２倍の周波数のクロックに分
周して■段目のカウンタに出力し、■段目のカウンタは
上記と同様に分周して次のカウンタに出力する。そして
、ｎ段目のカウンタで分周された信号を比較回路５に出
力し、設定回路４で設定された値と等しい場合、比較回
路５からリフレッシュ信号６として制御回路７に出力さ
れ、制御回路７はＤＲＡＭ１０２のリード／ライト動作
終了後にリフレッシュ動作を行う。このリフレッシュ動
作は制御回路７によりある回数をまとめて行うことがで
き、又、一回だけのリフレッシュ動作も可能である。 一方、比較回路５が一致していない場合はリフレッシュ
信号は出力されず、従来のリ−ド／ライト制御が行われ
る。
【００２０】図３は他の実施例を示すメモリカ−ドのブ
ロック回路図であり、１０２は従来と同じものである。 図に於いて、２１，２２，は外部ＣＰＵから入力される
アドレス信号及びコントロ−ル信号である。２３は外部
ＣＰＵとメモリカ−ドとのデータの授受をするデ−タバ
スラインで、メモリカ−ド側の第２のマルチプレクサ（
後述説明）に接続されている。２４はリ−ドライト信号
発生回路で、外部ＣＰＵからのアドレス信号２１とコン
トロール信号２２によりＤＲＡＭ１０２の読み出し及び
書き込みの制御をするリ−ドライト動作用コントロ−ル
信号３４を発生すると共に、第１のマルチプレクサ（後
述説明）にイネ−ブル信号を出力する。２５は第１のマ
ルチプレクサで、外部ＣＰＵからのアドレス信号２１を
リ−ドライト信号発生回路２４からのイネ−ブル信号に
より制御され、ＤＲＡＭ１０２にアドレス信号２１を出
力する。２６は発振回路で、水晶振動子等からなり、一
定の周期で発信するクロック信号をリフレッシュ信号発
生回路（後述説明）とカウンタ回路（後述説明）に出力
する。
ロック回路図であり、１０２は従来と同じものである。 図に於いて、２１，２２，は外部ＣＰＵから入力される
アドレス信号及びコントロ−ル信号である。２３は外部
ＣＰＵとメモリカ−ドとのデータの授受をするデ−タバ
スラインで、メモリカ−ド側の第２のマルチプレクサ（
後述説明）に接続されている。２４はリ−ドライト信号
発生回路で、外部ＣＰＵからのアドレス信号２１とコン
トロール信号２２によりＤＲＡＭ１０２の読み出し及び
書き込みの制御をするリ−ドライト動作用コントロ−ル
信号３４を発生すると共に、第１のマルチプレクサ（後
述説明）にイネ−ブル信号を出力する。２５は第１のマ
ルチプレクサで、外部ＣＰＵからのアドレス信号２１を
リ−ドライト信号発生回路２４からのイネ−ブル信号に
より制御され、ＤＲＡＭ１０２にアドレス信号２１を出
力する。２６は発振回路で、水晶振動子等からなり、一
定の周期で発信するクロック信号をリフレッシュ信号発
生回路（後述説明）とカウンタ回路（後述説明）に出力
する。
【００２１】２７はリフレッシュ信号発生回路で、発振
回路２６からのクロック信号に基づいてリフレッシュ用
コントロール信号を出力する。２８は第２のマルチプレ
クサで、リードライト信号発生回路２４からのリ−ドラ
イト動作用コントロール信号３４とリフレッシュ信号発
生回路からのリフレッシュ用コントロール信号３５のど
ちらか一方を比較回路からのリ−ドライト選択信号（後
述説明）により制御されてＤＲＡＭ１０２に出力する。 ２９はカウンターで、発振回路２６からのクロック信号
を計数して比較回路（後述説明）に出力する。３０は比
較回路で、カウンター２９からの計数信号とリ−ドライ
ト動作可能期間設定回路（後述説明）で設定された値と
を比較して同一である場合はリードライト選択信号（ア
クティブ信号）３６を、同一でない場合はリフレッシュ
選択信号（ポジティブ信号）３６ａを第２のマルチプレ
クサ２８及びレジスタ（後述説明）に出力する。３１は
リードライト動作可能期間設定回路で、搭載するＤＲＡ
Ｍに対応したリードライト動作時間をメモリカードの外
部で任意に設定する。３２はレジスタで、比較回路３０
からのリードライト選択信号３６またはリフレッシュ選
択信号３６ａを一時的に記憶すると共に、第３のマルチ
プレクサ（後述説明）にその記憶したリードライト選択
信号（アクティブ信号）３６又はリフレッシュ選択信号
（ポジティブ信号）３６ａを出力する。３３は第３のマ
ルチプレクサで、外部ＣＰＵからのアドレス信号２１及
びコントロール信号２２により、レジスタ３２からのリ
ードライト選択信号（アクティブ信号）３６，リフレッ
シュ選択信号（ポジティブ信号）３６ａ又はＤＲＡＭ１
０２から読み出されたメモリデータ３７のどちらか一方
をデータバスライン２３を介して外部ＣＰＵに通知する
。
回路２６からのクロック信号に基づいてリフレッシュ用
コントロール信号を出力する。２８は第２のマルチプレ
クサで、リードライト信号発生回路２４からのリ−ドラ
イト動作用コントロール信号３４とリフレッシュ信号発
生回路からのリフレッシュ用コントロール信号３５のど
ちらか一方を比較回路からのリ−ドライト選択信号（後
述説明）により制御されてＤＲＡＭ１０２に出力する。 ２９はカウンターで、発振回路２６からのクロック信号
を計数して比較回路（後述説明）に出力する。３０は比
較回路で、カウンター２９からの計数信号とリ−ドライ
ト動作可能期間設定回路（後述説明）で設定された値と
を比較して同一である場合はリードライト選択信号（ア
クティブ信号）３６を、同一でない場合はリフレッシュ
選択信号（ポジティブ信号）３６ａを第２のマルチプレ
クサ２８及びレジスタ（後述説明）に出力する。３１は
リードライト動作可能期間設定回路で、搭載するＤＲＡ
Ｍに対応したリードライト動作時間をメモリカードの外
部で任意に設定する。３２はレジスタで、比較回路３０
からのリードライト選択信号３６またはリフレッシュ選
択信号３６ａを一時的に記憶すると共に、第３のマルチ
プレクサ（後述説明）にその記憶したリードライト選択
信号（アクティブ信号）３６又はリフレッシュ選択信号
（ポジティブ信号）３６ａを出力する。３３は第３のマ
ルチプレクサで、外部ＣＰＵからのアドレス信号２１及
びコントロール信号２２により、レジスタ３２からのリ
ードライト選択信号（アクティブ信号）３６，リフレッ
シュ選択信号（ポジティブ信号）３６ａ又はＤＲＡＭ１
０２から読み出されたメモリデータ３７のどちらか一方
をデータバスライン２３を介して外部ＣＰＵに通知する
。
【００２２】図３の他の実施例によるメモリカードは上
記のように構成されており、図４は図３のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
記のように構成されており、図４は図３のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
【００２３】図に於いて、外部ＣＰＵはアドレス信号２
１及びコントロール信号２２を第２のマルチプレクサ３
３に出力してレジスタ３２の内容を調べ、レジスタ３２
の内容がアクティブ（リードライト選択信号３６）であ
るならばリードライト制御を実行する。その為にリード
ライト信号発生回路２４に所定のアドレス信号２１とコ
ントロール信号２２を出力すると共に第１のマルチプレ
クサ２５にアドレス信号２１を出力する。そして、リー
ドライト信号発生回路２４から発生するリードライト動
作用コントロール信号３４を、発振回路２６及びカウン
ター２９を介して比較回路３０から出力されるリードラ
イト選択信号３６により第２のマルチプレクサ２８に選
択されてＤＲＡＭ１０２のリード又はライト制御用入力
に出力する。一方、リードライト信号発生回路２４から
のイネーブル信号により、第１のマルチプレクサ２５が
アドレス信号２１を選択してＤＲＡＭ１０２のアドレス
用入力に出力するので、ＤＲＡＭ１０２の所定のアドレ
スに所定のデータがリード又はライトされる。
１及びコントロール信号２２を第２のマルチプレクサ３
３に出力してレジスタ３２の内容を調べ、レジスタ３２
の内容がアクティブ（リードライト選択信号３６）であ
るならばリードライト制御を実行する。その為にリード
ライト信号発生回路２４に所定のアドレス信号２１とコ
ントロール信号２２を出力すると共に第１のマルチプレ
クサ２５にアドレス信号２１を出力する。そして、リー
ドライト信号発生回路２４から発生するリードライト動
作用コントロール信号３４を、発振回路２６及びカウン
ター２９を介して比較回路３０から出力されるリードラ
イト選択信号３６により第２のマルチプレクサ２８に選
択されてＤＲＡＭ１０２のリード又はライト制御用入力
に出力する。一方、リードライト信号発生回路２４から
のイネーブル信号により、第１のマルチプレクサ２５が
アドレス信号２１を選択してＤＲＡＭ１０２のアドレス
用入力に出力するので、ＤＲＡＭ１０２の所定のアドレ
スに所定のデータがリード又はライトされる。
【００２４】又、外部ＣＰＵは上記と同様にレジスタ３
２の内容を調べ、レジスタ３２の内容がポジティブ（リ
フレッシュ選択信号３６ａ）である場合、メモリカード
内に設けられた発振回路２６及びリフレッシュ信号発生
回路２７による発生するリフッシュ用コントロール信号
３５が第２のマルチプレクサ２８に選択され、ＤＲＡＭ
１０２内のデータを保持するためのリフレッシュ動作が
自動的に行われており、外部ＣＰＵはＤＲＡＭ１０２を
アクセスしてリードライト動作をすることができず引き
続きレジスタ３２をリ−ドしてレジスタ３２の内容がア
クティブ（リードライト選択信号３６）になる状態を待
つ。尚、上記リフレッシュ動作は必要な回数のリフレッ
シュをまとめて行っている。
２の内容を調べ、レジスタ３２の内容がポジティブ（リ
フレッシュ選択信号３６ａ）である場合、メモリカード
内に設けられた発振回路２６及びリフレッシュ信号発生
回路２７による発生するリフッシュ用コントロール信号
３５が第２のマルチプレクサ２８に選択され、ＤＲＡＭ
１０２内のデータを保持するためのリフレッシュ動作が
自動的に行われており、外部ＣＰＵはＤＲＡＭ１０２を
アクセスしてリードライト動作をすることができず引き
続きレジスタ３２をリ−ドしてレジスタ３２の内容がア
クティブ（リードライト選択信号３６）になる状態を待
つ。尚、上記リフレッシュ動作は必要な回数のリフレッ
シュをまとめて行っている。
【００２５】図５は他の実施例を示すメモリカードのブ
ロック回路図で、２１〜３７は従来と同じものである。 図に於いて、３８は遅延回路で、抵抗Ｒ及びコンデンサ
Ｃ（図示せず）等からなり、比較回路３０からのリード
ライト選択信号３６を遅延させてマルチプレクサ２８の
制御用入力に遅延リードライト選択信号３９を出力する
。
ロック回路図で、２１〜３７は従来と同じものである。 図に於いて、３８は遅延回路で、抵抗Ｒ及びコンデンサ
Ｃ（図示せず）等からなり、比較回路３０からのリード
ライト選択信号３６を遅延させてマルチプレクサ２８の
制御用入力に遅延リードライト選択信号３９を出力する
。
【００２６】図５の他の実施例によるメモリカードは上
記のように構成されており、図６は図５のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
記のように構成されており、図６は図５のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
【００２７】図に於いて、外部ＣＰＵはアドレス信号２
１及びコントロール信号２２を第３のマルチプレクサ３
３に出力してレジスタ３２の内容を調べ、レジスタ３２
の内容がアクティブであるならばリードライト制御を実
行する。その際、比較回路３０からのリードライト選択
信号３６が遅延回路３８を介して遅延出力されるので、
図６に示すようにレジスタ３２の内容がポジティブであ
っても遅延時間に於いてリードライト信号発生回路２４
からのリードライト動作用コントロール信号３４が出力
されリードライト動作期間を延長することができる。そ
して、その後、すぐにレジスタ３２の内容がポジティブ
の状態に於いてメモリカード内部で自動的にリフレッシ
ュ動作が実行される。
１及びコントロール信号２２を第３のマルチプレクサ３
３に出力してレジスタ３２の内容を調べ、レジスタ３２
の内容がアクティブであるならばリードライト制御を実
行する。その際、比較回路３０からのリードライト選択
信号３６が遅延回路３８を介して遅延出力されるので、
図６に示すようにレジスタ３２の内容がポジティブであ
っても遅延時間に於いてリードライト信号発生回路２４
からのリードライト動作用コントロール信号３４が出力
されリードライト動作期間を延長することができる。そ
して、その後、すぐにレジスタ３２の内容がポジティブ
の状態に於いてメモリカード内部で自動的にリフレッシ
ュ動作が実行される。
【００２８】図７は他の実施例を示すメモリカードのブ
ロック回路図、図８は図７のインターフェース回路のブ
ロック回路図で、１０２は従来と同じものである。図に
於いて、７０は水晶振動子等からなり、一定の周期信号
を出力する発信源、７１は発信源１及び外部からのアド
レス信号及び制御信号によりＤＲＡＭ１０２を制御する
インタフェース回路である。７１ａは発信源１からの一
定周期のクロック信号を分周して搭載されたＤＲＡＭに
対応するリフレッシュ信号（ＲＥＦ）を自動的に発生す
るリフレッシュ発生回路である。７１ｂは外部からのア
ドレス信号、セレクト信号（ＣＥ）及び制御信号（ＷＲ
，ＲＤ）に基づいてＲＡＳ信号及びＣＡＳ信号を出力す
るＲＡＳ，ＣＡＳ発生回路である。７１ｃは外部ＣＰＵ
からのＲＤ信号及びアドレス信号がダミー信号（特定ア
ドレスによる読み出し信号）であるかどうかを検出する
ダミ−検出回路７１ｃである。７１ｄはリフレッシュ抑
制回路で、ＲＡＳ，ＣＡＳ発生回路７１ｂからのＲＡＳ
信号、ＣＡＳ信号及びリフレッシュ発生回路７１ａから
のリフレッシュ信号をダミー検出回路７１ｃで検出され
たダミー検出信号に基づいて上記信号を抑制する。７１
ｅはアドレス生成回路で、リフレッシュ抑制回路７１ｄ
で抑制されずに出力されたＲＥＦ信号、ＲＡＳ信号、Ｃ
ＡＳ信号及び外部ＣＰＵからのアドレス信号に基づいて
メモリアドレスを生成してＤＲＡＭ１０２に出力する。 尚、アドレス生成回路７１ｅはダミー検出回路７１ｃで
検出されたダミー検出信号により出力側がフローティン
グ状態（待機状態）になる。４１は発振源１、インター
フェース回路４０及びＤＲＡＭ１０２から構成されるメ
モリカードである。
ロック回路図、図８は図７のインターフェース回路のブ
ロック回路図で、１０２は従来と同じものである。図に
於いて、７０は水晶振動子等からなり、一定の周期信号
を出力する発信源、７１は発信源１及び外部からのアド
レス信号及び制御信号によりＤＲＡＭ１０２を制御する
インタフェース回路である。７１ａは発信源１からの一
定周期のクロック信号を分周して搭載されたＤＲＡＭに
対応するリフレッシュ信号（ＲＥＦ）を自動的に発生す
るリフレッシュ発生回路である。７１ｂは外部からのア
ドレス信号、セレクト信号（ＣＥ）及び制御信号（ＷＲ
，ＲＤ）に基づいてＲＡＳ信号及びＣＡＳ信号を出力す
るＲＡＳ，ＣＡＳ発生回路である。７１ｃは外部ＣＰＵ
からのＲＤ信号及びアドレス信号がダミー信号（特定ア
ドレスによる読み出し信号）であるかどうかを検出する
ダミ−検出回路７１ｃである。７１ｄはリフレッシュ抑
制回路で、ＲＡＳ，ＣＡＳ発生回路７１ｂからのＲＡＳ
信号、ＣＡＳ信号及びリフレッシュ発生回路７１ａから
のリフレッシュ信号をダミー検出回路７１ｃで検出され
たダミー検出信号に基づいて上記信号を抑制する。７１
ｅはアドレス生成回路で、リフレッシュ抑制回路７１ｄ
で抑制されずに出力されたＲＥＦ信号、ＲＡＳ信号、Ｃ
ＡＳ信号及び外部ＣＰＵからのアドレス信号に基づいて
メモリアドレスを生成してＤＲＡＭ１０２に出力する。 尚、アドレス生成回路７１ｅはダミー検出回路７１ｃで
検出されたダミー検出信号により出力側がフローティン
グ状態（待機状態）になる。４１は発振源１、インター
フェース回路４０及びＤＲＡＭ１０２から構成されるメ
モリカードである。
【００２９】図７の他の実施例によるメモリカードは上
記のように構成されており、図８は図７のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
記のように構成されており、図８は図７のメモリカード
のアクセス状態を示すタイミングチャートであり、動作
を説明する。
【００３０】図に於いて、外部ＣＰＵはメモリカード４
１をアクセス（リード又はライト動作をする場合）する
前に必ずダミー信号をメモリカード４１のインターフェ
ース回路４０に出力する。すると、インターフェース回
路４０のダミー検出回路７１ｃでダミー信号を検出し、
その検出した信号をリフレッシュ抑制回路７１ｄに入力
することにより、リフレッシュ抑止回路７１ｄがその時
点でのリフレッシュ発生回路７１ａから発生するリフレ
ッシュ信号を抑止すると共にＲＡＳ，ＣＡＳ発生回路か
らのＲＡＳ信号及びＣＡＳ信号を抑制する。又、ダミー
検出回路７１ｃからの検出信号がアドレス生成回路７１
ｅに入力することにより、アドレス生成回路７１ｅから
のメモリアドレス信号がフローティング状態になる。こ
のダミー検出回路７１ｃからの検出信号はリフレッシュ
抑制回路７１ｄ及びアドレス生成回路７１ｅに一定時間
出力される。そして、一定時間の待機状態が経過後、次
に外部ＣＰＵからのＣＥ信号４２、ＲＤ信号１００ｂ又
はＷＲ信号１００ｃがインターフェース回路７１に入力
されると、インターフェース回路７１はＤＲＡＭ１０２
のリードライト動作を実行し、外部ＣＰＵからのＣＥ信
号４２、アドレス信号及びＲＤ信号１００ｂ又はＣＥ信
号４２、アドレス信号及びＷＲ信号１００ｃが入力され
ていない場合は上記リフレッシュ発生回路からのリフレ
ッシュ信号及びＲＡＳ，ＣＡＳ発生回路７１ｂからのＲ
ＡＳ信号及びＣＡＳ信号をＤＲＡＭ１０２に出力し、Ｄ
ＲＡＭ１０２のリフレッシュ動作を行う。尚、リフレッ
シュ動作中に外部ＣＰＵからのＣＥ信号４２、アドレス
信号及びＲＤ信号１００ｂ又はＣＥ信号４２、アドレス
信号及びＷＲ信号１００ｃをインターフェース回路７１
に入力した場合、インターフェース回路７１はリフレッ
シュ動作を優先し、ダミー信号以外はリフレッシュ動作
に影響を及ぼすことがない。
１をアクセス（リード又はライト動作をする場合）する
前に必ずダミー信号をメモリカード４１のインターフェ
ース回路４０に出力する。すると、インターフェース回
路４０のダミー検出回路７１ｃでダミー信号を検出し、
その検出した信号をリフレッシュ抑制回路７１ｄに入力
することにより、リフレッシュ抑止回路７１ｄがその時
点でのリフレッシュ発生回路７１ａから発生するリフレ
ッシュ信号を抑止すると共にＲＡＳ，ＣＡＳ発生回路か
らのＲＡＳ信号及びＣＡＳ信号を抑制する。又、ダミー
検出回路７１ｃからの検出信号がアドレス生成回路７１
ｅに入力することにより、アドレス生成回路７１ｅから
のメモリアドレス信号がフローティング状態になる。こ
のダミー検出回路７１ｃからの検出信号はリフレッシュ
抑制回路７１ｄ及びアドレス生成回路７１ｅに一定時間
出力される。そして、一定時間の待機状態が経過後、次
に外部ＣＰＵからのＣＥ信号４２、ＲＤ信号１００ｂ又
はＷＲ信号１００ｃがインターフェース回路７１に入力
されると、インターフェース回路７１はＤＲＡＭ１０２
のリードライト動作を実行し、外部ＣＰＵからのＣＥ信
号４２、アドレス信号及びＲＤ信号１００ｂ又はＣＥ信
号４２、アドレス信号及びＷＲ信号１００ｃが入力され
ていない場合は上記リフレッシュ発生回路からのリフレ
ッシュ信号及びＲＡＳ，ＣＡＳ発生回路７１ｂからのＲ
ＡＳ信号及びＣＡＳ信号をＤＲＡＭ１０２に出力し、Ｄ
ＲＡＭ１０２のリフレッシュ動作を行う。尚、リフレッ
シュ動作中に外部ＣＰＵからのＣＥ信号４２、アドレス
信号及びＲＤ信号１００ｂ又はＣＥ信号４２、アドレス
信号及びＷＲ信号１００ｃをインターフェース回路７１
に入力した場合、インターフェース回路７１はリフレッ
シュ動作を優先し、ダミー信号以外はリフレッシュ動作
に影響を及ぼすことがない。
【００３１】
【発明の効果】以上のように本発明によれば、メモリカ
ード内に発振源を組み込んで自動的にリフレッシュ動作
を行うようにしたので、メモリカード外部からリフレッ
シュ信号を受け取ることなく、又、機器本体側インター
フェースとのリフレッシュ信号とのタイミングを考慮し
なくても済むために異なる機器インターフェースに対し
てメモリカードを使用しても、メモリカード内のリフレ
ッシュ動作を優先させて機器本体側からのリードライト
信号によりリードライト動作させることから、汎用性の
高いメモリカードを得ることができる。
ード内に発振源を組み込んで自動的にリフレッシュ動作
を行うようにしたので、メモリカード外部からリフレッ
シュ信号を受け取ることなく、又、機器本体側インター
フェースとのリフレッシュ信号とのタイミングを考慮し
なくても済むために異なる機器インターフェースに対し
てメモリカードを使用しても、メモリカード内のリフレ
ッシュ動作を優先させて機器本体側からのリードライト
信号によりリードライト動作させることから、汎用性の
高いメモリカードを得ることができる。
【００３２】又、メモリカード内でリードライト期間と
リフレッシュ期間を分割して外部に通知するようにした
ので、そのリードライト期間のみ外部からメモリカード
をアクセスすればよく、従来のリフレッシュ期間のアク
セスが不要となってメモリカードヘのアクセスタイムを
減少させることができ、且つ、メモリカード自身でリフ
レッシュ動作を行うので、異なる機種にも使用できる汎
用性の高いメモリカードを得ることができる。
リフレッシュ期間を分割して外部に通知するようにした
ので、そのリードライト期間のみ外部からメモリカード
をアクセスすればよく、従来のリフレッシュ期間のアク
セスが不要となってメモリカードヘのアクセスタイムを
減少させることができ、且つ、メモリカード自身でリフ
レッシュ動作を行うので、異なる機種にも使用できる汎
用性の高いメモリカードを得ることができる。
【００３３】又、上記メモリカード内のリードライト期
間がリフレッシュ期間に延びるように遅延させたことに
より、その遅延期間分だけリードライト動作をさせるこ
とがてき、メモリカードの使用効率を向上させることが
できる。
間がリフレッシュ期間に延びるように遅延させたことに
より、その遅延期間分だけリードライト動作をさせるこ
とがてき、メモリカードの使用効率を向上させることが
できる。
【００３４】更に、外部からのダミー信号の入力により
メモリカードを一時的に待機状態にし、その待機状態の
経過後に外部からのリードライト動作又はメモリカード
自身によるリフレッシュ動作を行うようにしたので、メ
モリカード自身によるリフレッシュ動作と外部からのリ
ードライト動作の衝突を未然に防止しメモリカードの使
用効率を向上させてアクセスすることができる。
メモリカードを一時的に待機状態にし、その待機状態の
経過後に外部からのリードライト動作又はメモリカード
自身によるリフレッシュ動作を行うようにしたので、メ
モリカード自身によるリフレッシュ動作と外部からのリ
ードライト動作の衝突を未然に防止しメモリカードの使
用効率を向上させてアクセスすることができる。
【図１】本発明の一実施例のメモリカードのブロック回
路図である。
路図である。
【図２】図１のカウンタ回路の各段の出力波形を示すタ
イミングチャートである。
イミングチャートである。
【図３】他の実施例を示すメモリカードのブロック回路
図である。
図である。
【図４】図３のメモリカードのアクセス状態を示すタイ
ミングチャートである。
ミングチャートである。
【図５】他の実施例を示すメモリカードのブロック回路
図である。
図である。
【図６】図５のメモリカードのアクセス状態を示すタイ
ミングチャートである。
ミングチャートである。
【図７】他の実施例を示すメモリカードのブロック回路
図である。
図である。
【図８】図７のメモリカードのアクセス状態を示すタイ
ミングチャートである。
ミングチャートである。
【図９】従来のＣＰＵがＤＲＡＭをアクセスするタイミ
ングチャートである。
ングチャートである。
【図１０】図９のＣＰＵがＤＲＡＭをアクセスするタイ
ミングチャートである。
ミングチャートである。
【図１１】図１０のＣＰＵがＤＲＡＭをアクセスするタ
イミングチャートである。
イミングチャートである。
１ 発振源
２ カウンタ
３ カウンタ回路
４ 設定回路
５ 比較回路
６ リフレッシュ信号
７ 制御回路
２４ リードライト信号発生回路
２５ 第１のマルチプレクサ
２６ 発振回路
２７ リフレッシュ信号発生回路
２８ 第３のマルチプレクサ
２９ カウンタ
３０ 比較回路
３１ リードライト動作可能期間設定値３２ レジ
スタ ３３ 第２のマルチプレサ ３８ 遅延回路 ４０ インターフェース回路
スタ ３３ 第２のマルチプレサ ３８ 遅延回路 ４０ インターフェース回路
Claims (5)
- 【請求項１】 リフレッシュ動作を必要とするＤＲＡ
Ｍと多数の論理素子とからなり、外部からの命令により
リ−ドライト動作及びリフレッシュ動作を行うメモリカ
−ドに於いて、前記メモリカ−ド内でクロックパルスを
発生する発振源と、前記外部からのリフレッシュ動作に
頼らずに前記発振源から発生するクロックパルスに基づ
いて自動的にリフレッシュ動作を行うリフレッシュ発生
手段とを備えたことを特徴とするメモリカ−ド。 - 【請求項２】 リフレッシュ動作を必要とするＤＲＡ
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、メモリカード内でクロックパルスを発生する
発振源と、上記外部からのリフレッシュ動作に頼らずに
前記発振源からのクロックパルスに基づいてリフレッシ
ュ信号を発生するリフレッシュ発生回路と、前記外部か
らのアドレス信号及び制御信号に基づいて前記メモリカ
ードのリード又はライト制御信号を発生すると共に、前
記外部からのアドレス信号を前記ＤＲＡＭに出力するリ
ードライト制御手段と、前記発信源のクロックパルスを
計数部で計数した値と前記メモリカードに搭載したＤＲ
ＡＭのリードライト動作期間を設定した設定値とを比較
して同一であるときリードライト選択信号を出力し、同
一でないときはリフレッシュ選択信号を出力するリフレ
ッシュ／リードライト動作設定手段と、該リフレッシュ
／リードライト動作設定手段からのリードライト選択信
号により前記リードライト制御手段からのリード又はラ
イト制御信号を前記ＤＲＡＭに出力し、又、前記リフレ
ッシュ／リードライト動作設定手段からのリフレッシュ
選択信号により前記リフレッシュ発生回路からのリフレ
ッシュ信号を前記ＤＲＡＭに出力するリフレッシュ／リ
ードライト選択手段と、前記リフレッシュ／リードライ
ト動作設定手段からのリフレッシュ選択信号及びリード
ライト選択信号を前記外部に通知する識別手段とを備え
たことを特徴とするメモリカード。 - 【請求項３】 前記リードライト動作手段が前記外部
からのアドレス信号及び制御信号をリードライト動作用
制御信号に生成すると共にイネーブル信号を出力するリ
ードライト信号発生回路と、該リードライト信号発生回
路からのイネーブル信号により前記外部からのアドレス
信号を選択して前記ＤＲＡＭに出力する第１のマルチプ
レクサからなり、前記リフレッシュ／リードライト動作
設定手段が前記発振源からのクロックパルスを計数する
計数回路と、前記メモリカードに搭載されたＤＲＡＭの
リードライト時間を任意に設定するリードライト動作可
能期間設定回路と、前記計数回路からの計数値と前記リ
ードライト動作可能期間設定回路からの設定値とを比較
する比較回路とからなり、前記リフレッシュ／リードラ
イト選択手段が前記リードライト信号発生回路からのリ
ードライト動作用制御信号と前記リフレッシュ発生回路
からのリフレッシュ信号とを選択する第２のマルチプレ
クサからなり、前記識別手段が前記比較回路からのリー
ドライト選択信号及びリフレッシュ選択信号を格納する
レジスタと、該レジスタからのリードライト選択信号及
びリフレッシュ選択信号と前記ＤＲＡＭからのメモリデ
ータとを選択する第３のマルチプレクサからなることを
特徴とする請求項２記載のメモリカード。 - 【請求項４】 前記リフレッシュ動作の立ち上がり時
を遅れさせるために遅延回路を前記比較回路と前記第２
のマルチプレクサとの間に設けたことを特徴とする請求
項３記載のメモリカ−ド。 - 【請求項５】 リフレッシュ動作を必要とするＤＲＡ
Ｍと多数の論理素子とからなり、外部の命令によりリー
ドライト動作及びリフレッシュ動作を行うメモリカード
に於いて、前記メモリカード内でクロックパルスを発生
する発振源と、前記外部からのリフレッシュ動作に頼ら
ず前記発振源から発生するクロックパルスに基づいてリ
フレッシュ動作を行い、該リフレッシュ動作中に前記外
部からダミ−信号を受けるとそのリフレッシュ動作を中
断して前記ＤＲＡＭを待機状態にする制御手段とを備え
たことを特徴とするメモリカ−ド。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08016991A JP3225531B2 (ja) | 1990-05-15 | 1991-04-12 | メモリカード |
| US07/708,730 US5345574A (en) | 1990-05-15 | 1991-05-15 | Memory card having controller providing adjustable refresh to a plurality of DRAMs |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12475390 | 1990-05-15 | ||
| JP12614390 | 1990-05-16 | ||
| JP13322390 | 1990-05-23 | ||
| JP2-133223 | 1990-05-29 | ||
| JP13897490 | 1990-05-29 | ||
| JP2-138974 | 1990-05-29 | ||
| JP2-124753 | 1990-05-29 | ||
| JP2-126143 | 1990-05-29 | ||
| JP08016991A JP3225531B2 (ja) | 1990-05-15 | 1991-04-12 | メモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219692A true JPH04219692A (ja) | 1992-08-10 |
| JP3225531B2 JP3225531B2 (ja) | 2001-11-05 |
Family
ID=27524848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08016991A Expired - Fee Related JP3225531B2 (ja) | 1990-05-15 | 1991-04-12 | メモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345574A (ja) |
| JP (1) | JP3225531B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638529A (en) * | 1992-08-24 | 1997-06-10 | Intel Corporation | Variable refresh intervals for system devices including setting the refresh interval to zero |
| TW390446U (en) * | 1992-10-01 | 2000-05-11 | Hudson Soft Co Ltd | Information processing system |
| US6038622A (en) * | 1993-09-29 | 2000-03-14 | Texas Instruments Incorporated | Peripheral access with synchronization feature |
| US5446695A (en) * | 1994-03-22 | 1995-08-29 | International Business Machines Corporation | Memory device with programmable self-refreshing and testing methods therefore |
| US6286120B1 (en) * | 1994-09-01 | 2001-09-04 | Teradyne, Inc. | Memory architecture for automatic test equipment using vector module table |
| US5613094A (en) * | 1994-10-17 | 1997-03-18 | Smart Modular Technologies | Method and apparatus for enabling an assembly of non-standard memory components to emulate a standard memory module |
| US5557578A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | Dynamic memory refresh controller and method |
| US5557577A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | System and method for performing wake-up operations to a memory |
| US5643533A (en) * | 1995-05-12 | 1997-07-01 | Fishman; Yoram | Method of packaged goods sterilization |
| US5689677A (en) * | 1995-06-05 | 1997-11-18 | Macmillan; David C. | Circuit for enhancing performance of a computer for personal use |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| KR0183748B1 (ko) * | 1995-10-30 | 1999-05-15 | 김광호 | 씨디-롬 구동 시스템의 고속 메모리 제어회로 및 그 방법 |
| US5907857A (en) * | 1997-04-07 | 1999-05-25 | Opti, Inc. | Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system |
| JPH1196755A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | Ｄｒａｍ搭載の集積回路 |
| JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6618314B1 (en) | 2002-03-04 | 2003-09-09 | Cypress Semiconductor Corp. | Method and architecture for reducing the power consumption for memory devices in refresh operations |
| US7010644B2 (en) | 2002-08-29 | 2006-03-07 | Micron Technology, Inc. | Software refreshed memory device and method |
| DE10306062B3 (de) * | 2003-02-13 | 2004-08-19 | Infineon Technologies Ag | Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen und einer Refresh-Steuerschaltung |
| JP2006012357A (ja) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | メモリ装置 |
| US7444577B2 (en) * | 2005-08-04 | 2008-10-28 | Rambus Inc. | Memory device testing to support address-differentiated refresh rates |
| KR100802057B1 (ko) * | 2006-08-11 | 2008-02-12 | 삼성전자주식회사 | 반도체 메모리 장치의 워드 라인 구동 회로 및 방법 |
| US12223195B2 (en) | 2019-09-02 | 2025-02-11 | SK Hynix Inc. | Memory controller and operating method thereof |
| US11507310B2 (en) | 2019-09-02 | 2022-11-22 | SK Hynix Inc. | Memory controller and operating method thereof |
| US12051470B2 (en) * | 2019-09-02 | 2024-07-30 | SK Hynix Inc. | Memory controller and operating method thereof |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683888A (en) * | 1979-12-11 | 1981-07-08 | Nec Corp | Memory circuit |
| US4631701A (en) * | 1983-10-31 | 1986-12-23 | Ncr Corporation | Dynamic random access memory refresh control system |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| US5146592A (en) * | 1987-09-14 | 1992-09-08 | Visual Information Technologies, Inc. | High speed image processing computer with overlapping windows-div |
| US4796232A (en) * | 1987-10-20 | 1989-01-03 | Contel Corporation | Dual port memory controller |
| US4984209A (en) * | 1987-10-30 | 1991-01-08 | Zenith Data Systems Corporation | Burst refresh of dynamic random access memory for personal computers |
| US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
| GB8801472D0 (en) * | 1988-01-22 | 1988-02-24 | Int Computers Ltd | Dynamic random-access memory |
| JPH01267896A (ja) * | 1988-04-19 | 1989-10-25 | Toshiba Corp | 半導体メモリ |
| JP2865170B2 (ja) * | 1988-07-06 | 1999-03-08 | 三菱電機株式会社 | 電子回路装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH0778991B2 (ja) * | 1988-07-26 | 1995-08-23 | 株式会社東芝 | 半導体メモリ |
| JP2617779B2 (ja) * | 1988-08-31 | 1997-06-04 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5179667A (en) * | 1988-09-14 | 1993-01-12 | Silicon Graphics, Inc. | Synchronized DRAM control apparatus using two different clock rates |
| US4977537A (en) * | 1988-09-23 | 1990-12-11 | Dallas Semiconductor Corporation | Dram nonvolatizer |
| JPH02210685A (ja) * | 1989-02-10 | 1990-08-22 | Tokyo Electric Co Ltd | Ｄｒａｍコントローラ |
| US5195182A (en) * | 1989-04-03 | 1993-03-16 | Eastman Kodak Company | Frame buffer architecture for storing sequential data in alternating memory banks |
| US5197026A (en) * | 1989-04-13 | 1993-03-23 | Microchip Technology Incorporated | Transparent EEPROM backup of DRAM memories |
| US4967397A (en) * | 1989-05-15 | 1990-10-30 | Unisys Corporation | Dynamic RAM controller |
| US5148535A (en) * | 1989-08-31 | 1992-09-15 | Tandy Corporation | Non-bus request refresh system for shortening refresh timing |
| US5122988A (en) * | 1989-09-21 | 1992-06-16 | Schlumberger Tecnologies, Inc. | Data stream smoothing using a FIFO memory |
| US5172341A (en) * | 1990-01-19 | 1992-12-15 | Dallas Semiconductor Corporation | Serial dram controller with multi generation interface |
-
1991
- 1991-04-12 JP JP08016991A patent/JP3225531B2/ja not_active Expired - Fee Related
- 1991-05-15 US US07/708,730 patent/US5345574A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5345574A (en) | 1994-09-06 |
| JP3225531B2 (ja) | 2001-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04219692A (ja) | メモリカード | |
| US6073223A (en) | Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory | |
| US5636173A (en) | Auto-precharge during bank selection | |
| EP0830682B1 (en) | Auto-activate on synchronous dynamic random access memory | |
| US8151065B2 (en) | Memory control device and semiconductor processing apparatus | |
| JP4000206B2 (ja) | 半導体記憶装置 | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| JP4734580B2 (ja) | エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置 | |
| US5907857A (en) | Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system | |
| US20140016423A1 (en) | Reducing Memory Refresh Exit Time | |
| US20060140044A1 (en) | Clock signal generation apparatus for use in semiconductor memory device and its method | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| US6321313B1 (en) | Memory system, memory control system and image processing system | |
| US7719916B2 (en) | Semiconductor memory device | |
| KR100368778B1 (ko) | 동기식반도체저장장치 | |
| US7392339B2 (en) | Partial bank DRAM precharge | |
| JP2004319053A (ja) | 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 | |
| US6188627B1 (en) | Method and system for improving DRAM subsystem performance using burst refresh control | |
| JP2987809B2 (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JP2003317477A (ja) | 半導体記憶装置 | |
| US7103707B2 (en) | Access control unit and method for use with synchronous dynamic random access memory device | |
| US7941594B2 (en) | SDRAM sharing using a control surrogate | |
| EP0457310B1 (en) | Memory card | |
| JP4008307B2 (ja) | メモリインターフェース回路 | |
| JP3489497B2 (ja) | メモリコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070831 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |