JPH04219980A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04219980A JPH04219980A JP40444390A JP40444390A JPH04219980A JP H04219980 A JPH04219980 A JP H04219980A JP 40444390 A JP40444390 A JP 40444390A JP 40444390 A JP40444390 A JP 40444390A JP H04219980 A JPH04219980 A JP H04219980A
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- JP
- Japan
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- channel layer
- gate electrode
- insulating film
- gate
- gate insulating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】液晶表示装置等に用いられる、絶
縁性基板上に形成された薄膜トランジスタ（以下では「
ＴＦＴ」と称する）に関する。
縁性基板上に形成された薄膜トランジスタ（以下では「
ＴＦＴ」と称する）に関する。
【０００２】
【従来の技術】ＴＦＴに於いては、ゲート電極にｏｎ電
圧が印加されるとチャネル層が低抵抗となり、チャネル
層に電流が流される。ゲート電極にｏｆｆ電圧が印加さ
れるとチャネル層が高抵抗となり、チャネル層には電流
が実質的に流れなくなる。このような動作により、液晶
表示装置等に於いてはスイッチング素子として機能して
いる。
圧が印加されるとチャネル層が低抵抗となり、チャネル
層に電流が流される。ゲート電極にｏｆｆ電圧が印加さ
れるとチャネル層が高抵抗となり、チャネル層には電流
が実質的に流れなくなる。このような動作により、液晶
表示装置等に於いてはスイッチング素子として機能して
いる。
【０００３】
【発明が解決しようとする課題】多結晶半導体を用いた
ＴＦＴでは、ゲート電極がｏｎの時にチャネル層を流れ
るドライブ電流を大きくし、ゲート電極がｏｆｆの時に
、チャネル層をドライブ電流の方向とは逆向きに流れる
リーク電流を小さくすることが、従来より重要な技術的
課題であった。
ＴＦＴでは、ゲート電極がｏｎの時にチャネル層を流れ
るドライブ電流を大きくし、ゲート電極がｏｆｆの時に
、チャネル層をドライブ電流の方向とは逆向きに流れる
リーク電流を小さくすることが、従来より重要な技術的
課題であった。
【０００４】この技術的課題を解決するため、多結晶半
導体膜の形成方法や、薄膜トランジスタの構造に創意工
夫がなされてきた。しかし、これらの解決策は何れも長
時間の熱処理や、高精度のマスク合わせ技術などが必要
とされ、大量生産には不向きであった。
導体膜の形成方法や、薄膜トランジスタの構造に創意工
夫がなされてきた。しかし、これらの解決策は何れも長
時間の熱処理や、高精度のマスク合わせ技術などが必要
とされ、大量生産には不向きであった。
【０００５】本発明は、このような問題点を解決するも
のであり、本発明の目的は、ドライブ電流を大きく、リ
ーク電流を小さくし得て、しかも比較的容易に作製し得
る構成を有するＴＦＴを提供することである。
のであり、本発明の目的は、ドライブ電流を大きく、リ
ーク電流を小さくし得て、しかも比較的容易に作製し得
る構成を有するＴＦＴを提供することである。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タは、多結晶半導体を有するチャネル層と、該チャネル
層の上下にそれぞれ形成された第１ゲート絶縁膜及び第
２ゲート絶縁膜と、該チャネル層との間にそれぞれ第１
ゲート絶縁膜及び第２ゲート絶縁膜を挟んで形成された
、第１ゲート電極及び第２ゲート電極と、を有しており
、そのことによって上記目的が達成される。
タは、多結晶半導体を有するチャネル層と、該チャネル
層の上下にそれぞれ形成された第１ゲート絶縁膜及び第
２ゲート絶縁膜と、該チャネル層との間にそれぞれ第１
ゲート絶縁膜及び第２ゲート絶縁膜を挟んで形成された
、第１ゲート電極及び第２ゲート電極と、を有しており
、そのことによって上記目的が達成される。
【０００７】また、前記チャネル層の通電方向と交差す
る方向に並行して、複数の前記第１ゲート電極が設けら
れている構成とすることもできる。
る方向に並行して、複数の前記第１ゲート電極が設けら
れている構成とすることもできる。
【０００８】
【作用】本発明のＴＦＴでは、多結晶半導体を有するチ
ャネル層の上下に第１及び第２ゲート電極が設けられて
いるので、ゲート電極ｏｎ時のドライブ電流を大きくす
ることができる。また、チャネル層を立体的構造とする
ことができるので、チャネル層を長くすることができ、
ゲート電極ｏｆｆ時のリーク電流を小さくすることがで
きる。チャネル層の通電方向と交差する方向に並行して
、複数の第１ゲート電極が設けられている構成では、チ
ャネル層を更に長くすることができるので、リーク電流
を更に低減することができる。
ャネル層の上下に第１及び第２ゲート電極が設けられて
いるので、ゲート電極ｏｎ時のドライブ電流を大きくす
ることができる。また、チャネル層を立体的構造とする
ことができるので、チャネル層を長くすることができ、
ゲート電極ｏｆｆ時のリーク電流を小さくすることがで
きる。チャネル層の通電方向と交差する方向に並行して
、複数の第１ゲート電極が設けられている構成では、チ
ャネル層を更に長くすることができるので、リーク電流
を更に低減することができる。
【０００９】
【実施例】本発明の実施例について以下に説明する。第
１図に本発明のＴＦＴの一実施例の断面図を示す。ガラ
スなどの絶縁性基板１上の全面に、ベースコート膜２が
形成されている。ベースコート膜はシリコン酸化膜（Ｓ
ｉＯ２）からなる。ベースコート膜２上には第１ゲート
電極６がパターン形成されている。第１ゲート電極６は
ボロンドープ多結晶シリコンからなるが、他に例えばリ
ンドープ多結晶シリコン、タングステン、モリブデン等
の高融点金属、ポリシリサイド等を用いることもできる
。第１ゲート電極６の幅は６μｍである。第１ゲート電
極６上には第１ゲート絶縁膜３が形成されている。第１
ゲート絶縁膜３は、シリコン酸化膜（ＳｉＯ２）からな
る。
１図に本発明のＴＦＴの一実施例の断面図を示す。ガラ
スなどの絶縁性基板１上の全面に、ベースコート膜２が
形成されている。ベースコート膜はシリコン酸化膜（Ｓ
ｉＯ２）からなる。ベースコート膜２上には第１ゲート
電極６がパターン形成されている。第１ゲート電極６は
ボロンドープ多結晶シリコンからなるが、他に例えばリ
ンドープ多結晶シリコン、タングステン、モリブデン等
の高融点金属、ポリシリサイド等を用いることもできる
。第１ゲート電極６の幅は６μｍである。第１ゲート電
極６上には第１ゲート絶縁膜３が形成されている。第１
ゲート絶縁膜３は、シリコン酸化膜（ＳｉＯ２）からな
る。
【００１０】ベースコート膜２及び第１ゲート絶縁膜３
上には多結晶シリコン半導体からなるチャネル層４が形
成されている。チャネル層４の断面は、凸形状の第１ゲ
ート電極６に沿って屈曲している。また、チャネル層４
の両側部には、多結晶シリコン半導体層に不純物イオン
を注入することにより形成されたソース８及びドレイン
９が電気的に接続されている。
上には多結晶シリコン半導体からなるチャネル層４が形
成されている。チャネル層４の断面は、凸形状の第１ゲ
ート電極６に沿って屈曲している。また、チャネル層４
の両側部には、多結晶シリコン半導体層に不純物イオン
を注入することにより形成されたソース８及びドレイン
９が電気的に接続されている。
【００１１】チャネル層４、ソース８及びドレイン９上
には第２ゲート絶縁膜５が形成されている。第２ゲート
絶縁膜５はシリコン酸化膜からなる。更に、第２ゲート
絶縁膜５上には、第２ゲート電極７が形成されている。 第２ゲート電極７はボロンドープ多結晶シリコンからな
り、第１ゲート電極６の断面形状に沿って屈曲している
。第２ゲート電極７の幅はＷｔで表されている。また、
第２ゲート電極７は第１ゲート電極６と導電位となるよ
うに電気的に接続されている。
には第２ゲート絶縁膜５が形成されている。第２ゲート
絶縁膜５はシリコン酸化膜からなる。更に、第２ゲート
絶縁膜５上には、第２ゲート電極７が形成されている。 第２ゲート電極７はボロンドープ多結晶シリコンからな
り、第１ゲート電極６の断面形状に沿って屈曲している
。第２ゲート電極７の幅はＷｔで表されている。また、
第２ゲート電極７は第１ゲート電極６と導電位となるよ
うに電気的に接続されている。
【００１２】図１の実施例に於いて、第２ゲート電極７
の幅Ｗｔを変化させた場合の、ドライブ電流Ｉｏｎ、リ
ーク電流Ｉｏｆｆ、及びＩｏｎ／Ｉｏｆｆ比の変化を図
２に示す。 図１に示すように、Ｗｔが約１．５μｍの場合にリーク
電流の大幅な減少が見られる。このときＷｔは第１ゲー
ト電極６の幅の約２倍となっている。このようにリーク
電流が低減されても、同時にドライブ電流も低下するた
め、Ｉｏｎ／Ｉｏｆｆ比の改善は見られない。一方、Ｗ
ｔが第１ゲート電極６の幅より十分に大きくなると、Ｉ
ｏｎ／Ｉｏｆｆ比の値は、１０５以上の一定値となって
いる。
の幅Ｗｔを変化させた場合の、ドライブ電流Ｉｏｎ、リ
ーク電流Ｉｏｆｆ、及びＩｏｎ／Ｉｏｆｆ比の変化を図
２に示す。 図１に示すように、Ｗｔが約１．５μｍの場合にリーク
電流の大幅な減少が見られる。このときＷｔは第１ゲー
ト電極６の幅の約２倍となっている。このようにリーク
電流が低減されても、同時にドライブ電流も低下するた
め、Ｉｏｎ／Ｉｏｆｆ比の改善は見られない。一方、Ｗ
ｔが第１ゲート電極６の幅より十分に大きくなると、Ｉ
ｏｎ／Ｉｏｆｆ比の値は、１０５以上の一定値となって
いる。
【００１３】図３に本発明のＴＦＴの他の実施例の断面
図を示す。本実施例のＴＦＴでは第１ゲート電極６は３
本の第１ゲート電極６ａ、６ｂ及び６ｃからなる。３本
の第１ゲート電極６ａ、６ｂ及び６ｃは、それぞれチャ
ネル層４の通電方向と交差する方向に並行して設けられ
ている。また、チャネル層４は、第１ゲート電極６ａ、
６ｂ及び６ｃの全てと第１ゲート絶縁膜３を挟んで交差
している。第２ゲート電極７は第２ゲート絶縁膜５を挟
んでチャネル層４上に形成されている。ソース８は第１
ゲート電極６ａの側方に形成され、ドレイン９は第１ゲ
ート電極６ｃの側方に形成されている。
図を示す。本実施例のＴＦＴでは第１ゲート電極６は３
本の第１ゲート電極６ａ、６ｂ及び６ｃからなる。３本
の第１ゲート電極６ａ、６ｂ及び６ｃは、それぞれチャ
ネル層４の通電方向と交差する方向に並行して設けられ
ている。また、チャネル層４は、第１ゲート電極６ａ、
６ｂ及び６ｃの全てと第１ゲート絶縁膜３を挟んで交差
している。第２ゲート電極７は第２ゲート絶縁膜５を挟
んでチャネル層４上に形成されている。ソース８は第１
ゲート電極６ａの側方に形成され、ドレイン９は第１ゲ
ート電極６ｃの側方に形成されている。
【００１４】本実施例では３本の第１ゲート電極６ａ、
６ｂ及び６ｃを有しているので、リーク電流が更に低減
されている。
６ｂ及び６ｃを有しているので、リーク電流が更に低減
されている。
【００１５】
【発明の効果】本発明の薄膜トランジスタでは、多結晶
半導体のチャネル層の上下にそれぞれ絶縁膜を挟んで形
成された２つのゲート電極を有しているので、ドライブ
電流を大きくし、リーク電流を小さくすることができる
。また、比較的容易に作製し得る構成を有している。 従って、本発明によれば、高信頼、高性能の半導体集積
回路を得ることができ、更に、モノシリックＩＣドライ
バを有する高精細液晶ディスプレイを実現することがで
きる。
半導体のチャネル層の上下にそれぞれ絶縁膜を挟んで形
成された２つのゲート電極を有しているので、ドライブ
電流を大きくし、リーク電流を小さくすることができる
。また、比較的容易に作製し得る構成を有している。 従って、本発明によれば、高信頼、高性能の半導体集積
回路を得ることができ、更に、モノシリックＩＣドライ
バを有する高精細液晶ディスプレイを実現することがで
きる。
【図１】本発明の薄膜トランジスタの一実施例の断面図
である。
である。
【図２】図１の薄膜トランジスタの第２ゲート電極の幅
とドライブ電流／リーク電流の比との関係を示す図であ
る。
とドライブ電流／リーク電流の比との関係を示す図であ
る。
【図３】本発明の薄膜トランジスタの他の実施例の断面
図である。
図である。
１ 絶縁性基板
２ ベースコート膜
３ 第１ゲート絶縁膜
４ チャネル層
５ 第２ゲート絶縁膜
６，６ａ，６ｂ，６ｃ 第１ゲート電極７ 第２ゲ
ート電極 ８ ソース ９ ドレイン
ート電極 ８ ソース ９ ドレイン
Claims (2)
- 【請求項１】多結晶半導体を有するチャネル層と、該チ
ャネル層の上下にそれぞれ形成された第１ゲート絶縁膜
及び第２ゲート絶縁膜と、該チャネル層との間にそれぞ
れ第１ゲート絶縁膜及び第２ゲート絶縁膜を挟んで形成
された、第１ゲート電極及び第２ゲート電極と、を有す
る薄膜トランジスタ。 - 【請求項２】前記チャネル層の通電方向と交差する方向
に並行して、複数の前記第１ゲート電極が設けられてい
る、請求項１に記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444390A JP2589877B2 (ja) | 1990-12-20 | 1990-12-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444390A JP2589877B2 (ja) | 1990-12-20 | 1990-12-20 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219980A true JPH04219980A (ja) | 1992-08-11 |
| JP2589877B2 JP2589877B2 (ja) | 1997-03-12 |
Family
ID=18514120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40444390A Expired - Lifetime JP2589877B2 (ja) | 1990-12-20 | 1990-12-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589877B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578838A (en) * | 1994-05-12 | 1996-11-26 | Lg Semicon Co., Ltd. | Structure of and fabricating method for a thin film transistor |
| US6864508B2 (en) | 2001-07-17 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
-
1990
- 1990-12-20 JP JP40444390A patent/JP2589877B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578838A (en) * | 1994-05-12 | 1996-11-26 | Lg Semicon Co., Ltd. | Structure of and fabricating method for a thin film transistor |
| US6864508B2 (en) | 2001-07-17 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US6952023B2 (en) | 2001-07-17 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US7265390B2 (en) | 2001-07-17 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US7485896B2 (en) | 2001-07-17 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2589877B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961031 |
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