JPS61108171A - 薄膜電界効果トランジスタ - Google Patents
薄膜電界効果トランジスタInfo
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- JPS61108171A JPS61108171A JP59229015A JP22901584A JPS61108171A JP S61108171 A JPS61108171 A JP S61108171A JP 59229015 A JP59229015 A JP 59229015A JP 22901584 A JP22901584 A JP 22901584A JP S61108171 A JPS61108171 A JP S61108171A
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- JP
- Japan
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- thin film
- field effect
- effect transistor
- gate
- film field
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は液晶表示装置駆動用トランジスタ等の大面積基
板上で用いられる薄膜電界効果トランジスタに関する。
板上で用いられる薄膜電界効果トランジスタに関する。
近年、トランジスタをマトリックスアレイに構成して駆
動装置とした薄型表示装置が注目されている。この表示
方法では、基板上に蓄積容量とスイッチングトランジス
タを接続した画素回路をマトリックス状に構成し、トラ
ンジスタをスイッチング素子として蓄積容量に画像情報
を蓄積しておき、この画像情報をマトリックス上に設け
られた液晶層ＥＬ層又はＥＬ層等のドツト状表示素子で
表示して画像を得ようとするものであゆ、ＣＲＴに比べ
はるかに薄型の表示装置が実現できる。
動装置とした薄型表示装置が注目されている。この表示
方法では、基板上に蓄積容量とスイッチングトランジス
タを接続した画素回路をマトリックス状に構成し、トラ
ンジスタをスイッチング素子として蓄積容量に画像情報
を蓄積しておき、この画像情報をマトリックス上に設け
られた液晶層ＥＬ層又はＥＬ層等のドツト状表示素子で
表示して画像を得ようとするものであゆ、ＣＲＴに比べ
はるかに薄型の表示装置が実現できる。
第４図に単位画素回路を示す。トランジスタＱｌ）のゲ
ートをアドレス電圧Ｖ（Ｘｉ）によりスイッチングし、
ソースに接続されたデータ電圧Ｖ（Ｙｊ）を蓄積容量Ｃ
ｓＨに書き込む。ゲートをオフすることにより画像情報
は蓄積容量に保持され、所定のフレーム時間保持される
。この画像電圧によ抄液晶セル峙が駆動され画像情報を
表示する。端子電圧Ｖｃは液ｄ％セルの対向電極の電圧
である。画素回路の動作において、ゲート・ドレイン間
の浮遊容量Ｃｇｄ Ｑ４の存在により、蓄積容量への書
き込み電圧Ｖｓの低下△Ｖｓが生ずる。ゲートのオン電
圧がＶＧ。
ートをアドレス電圧Ｖ（Ｘｉ）によりスイッチングし、
ソースに接続されたデータ電圧Ｖ（Ｙｊ）を蓄積容量Ｃ
ｓＨに書き込む。ゲートをオフすることにより画像情報
は蓄積容量に保持され、所定のフレーム時間保持される
。この画像電圧によ抄液晶セル峙が駆動され画像情報を
表示する。端子電圧Ｖｃは液ｄ％セルの対向電極の電圧
である。画素回路の動作において、ゲート・ドレイン間
の浮遊容量Ｃｇｄ Ｑ４の存在により、蓄積容量への書
き込み電圧Ｖｓの低下△Ｖｓが生ずる。ゲートのオン電
圧がＶＧ。
オフ電圧が００ときの△Ｖｓの値は
となり、 ＣｇｄＯ値により変化し１画素回路の駆動条
件が変化し、回路設計を困難にする。
件が変化し、回路設計を困難にする。
第５図（ａ） 、 （ｂ）に画素回路の平面図を示す。
画素回路は、ゲート電極（２］） 、ソース電極（２功
、ドレイン電極（ハ）、アモルファスシリコン−１画素
電極（ハ）により構成されている。第５図（ａ）にこれ
らのパターンが正しく形成している場合を示す。第５図
（ｂ）に、パターンずれが生じゲートとソース・ドレイ
ンのパターンが正しく整合されなかった場合を示す。
、ドレイン電極（ハ）、アモルファスシリコン−１画素
電極（ハ）により構成されている。第５図（ａ）にこれ
らのパターンが正しく形成している場合を示す。第５図
（ｂ）に、パターンずれが生じゲートとソース・ドレイ
ンのパターンが正しく整合されなかった場合を示す。
第５図（ｂ）の場合には、ゲートとドレインの車なりが
大きいためゲート・ドレイン間の容−：Ｃｇｄが増大し
ている。又、ソース・ドレインがゲート領域よりはみ出
しているため、チャンネル長の減少が生じている。
大きいためゲート・ドレイン間の容−：Ｃｇｄが増大し
ている。又、ソース・ドレインがゲート領域よりはみ出
しているため、チャンネル長の減少が生じている。
液晶ディスプレイは、従来のＩＣ，ＬＳＩと異なり大面
積で用いられるため、基板ガラスの熱膨張、マスクパタ
ーンの変換差等のパターン誤差が容易に生ずるだめパタ
ーン合わせがより困難であり第５図缶）のようなパター
ンずれが容易に発生する。
積で用いられるため、基板ガラスの熱膨張、マスクパタ
ーンの変換差等のパターン誤差が容易に生ずるだめパタ
ーン合わせがより困難であり第５図缶）のようなパター
ンずれが容易に発生する。
このようなパターンずれにより、画素容疑への１き込み
電流（トランジスタのＯＮ電流）の減少、ゲート・ドレ
イン間の浮遊容量Ｃｇｄの増大が生じ、回路の駆動条件
を変化させ、正しい回路１作を困難にする。この問題は
１画素回路及びＭ］＾動回路の設計を困難にする。
電流（トランジスタのＯＮ電流）の減少、ゲート・ドレ
イン間の浮遊容量Ｃｇｄの増大が生じ、回路の駆動条件
を変化させ、正しい回路１作を困難にする。この問題は
１画素回路及びＭ］＾動回路の設計を困難にする。
本発明は上記の点に鑑み、パターンずれが生じてもトラ
ンジスタのＯＮ電流、ゲート９１７４７間の浮遊容量が
変化しない構造を有する薄膜電界効畷トランジスタを提
供するものである。
ンジスタのＯＮ電流、ゲート９１７４７間の浮遊容量が
変化しない構造を有する薄膜電界効畷トランジスタを提
供するものである。
ゲート及びソースのドレイン電極の間の位置関係を一定
の形とすることにより、パターンずれを生じてもチャン
ネル長及びソース・ドレイン間の重なりが変化しない構
造の薄膜電界効果トランジスタを得るものである。
の形とすることにより、パターンずれを生じてもチャン
ネル長及びソース・ドレイン間の重なりが変化しない構
造の薄膜電界効果トランジスタを得るものである。
本発明によれば、パターンずれを生じても、チャンネル
長及びソース・ドレイン間の重なりが変化しないだめ、
回路定数を一定にでき、画素回路及び駆動回路の設計が
容易な薄膜電界効果トランジスタを得るものである。
長及びソース・ドレイン間の重なりが変化しないだめ、
回路定数を一定にでき、画素回路及び駆動回路の設計が
容易な薄膜電界効果トランジスタを得るものである。
第１図に本発明の実施例を示す。Ｍｏ１０００Ａをスパ
ッターにより堆積（ゲート（２１）な形成する。
ッターにより堆積（ゲート（２１）な形成する。
ゲート絶縁膜として５ｉ０２をプラズマＣＶＤで２００
ＯＡ堆積Ｌ、次にアモルファスシリコン（ａ−８ｔ）
及びＰをドープしたｎ形アモルファスシリコン（ｎ＋ａ
−８ｔ ）を−すれぞれａｏｏｏＸ、５ｏｏＸ４ｉす
る。
ＯＡ堆積Ｌ、次にアモルファスシリコン（ａ−８ｔ）
及びＰをドープしたｎ形アモルファスシリコン（ｎ＋ａ
−８ｔ ）を−すれぞれａｏｏｏＸ、５ｏｏＸ４ｉす
る。
アモルファスシリコンｃ２４） ｉ ＣＤＥテエッチン
クシタ後にＭｏを５０ ＯＡ 、 Ａｌを１μｍをスパ
ッター及び蒸着により堆積し、ソース・ドレイン電極を
形成する。ソース・ドレイン電極（２２１、？３をマス
クとじてｎ十ａ−８ｔをエツチングする。第１図のよう
に、ソース及びドレインを同一幅で平行に形成し、ゲー
トを同一幅でソース及びドレインに垂直にパターン形成
することにより、ゲート及びソース−ドレイン′醒極の
たて方向、横方向の２０μｍのずれが生じても同一の’
ｒＰｒ特性が得られた。
クシタ後にＭｏを５０ ＯＡ 、 Ａｌを１μｍをスパ
ッター及び蒸着により堆積し、ソース・ドレイン電極を
形成する。ソース・ドレイン電極（２２１、？３をマス
クとじてｎ十ａ−８ｔをエツチングする。第１図のよう
に、ソース及びドレインを同一幅で平行に形成し、ゲー
トを同一幅でソース及びドレインに垂直にパターン形成
することにより、ゲート及びソース−ドレイン′醒極の
たて方向、横方向の２０μｍのずれが生じても同一の’
ｒＰｒ特性が得られた。
尚、ゲート方向のみにパターンずれが生ずる場合には第
２図に示すようにゲート方向のみにパターン余裕をもた
せた構造とすれば良い。父、ソース方向のみにパターン
ずれが生ずる鳴合には絹３図に示すようにソース方向の
みにパターン余裕をもたせた構造とすれば良い。即ち、
ゲート方向及びソース方向のパターン余裕はそれぞれの
方向の合せ誤差程度の値とすれば良い。
２図に示すようにゲート方向のみにパターン余裕をもた
せた構造とすれば良い。父、ソース方向のみにパターン
ずれが生ずる鳴合には絹３図に示すようにソース方向の
みにパターン余裕をもたせた構造とすれば良い。即ち、
ゲート方向及びソース方向のパターン余裕はそれぞれの
方向の合せ誤差程度の値とすれば良い。
尚、薄膜トランジスタに用いられる半青体はアモルファ
スシリコンに限定されス、ポリシリコン。
スシリコンに限定されス、ポリシリコン。
ＣｄＳｅ、Ｔｅ等でも良い。又、ゲート絶縁膜はＳ ｉ
０２に限らず、Ｓｉ３Ｎ４．Ｔａ２０５．Ａｌ２Ｏ３で
も良いし、電極はＡｌ、Ｍｏに限らず低い抵抗率の材料
であれば何でも良い。
０２に限らず、Ｓｉ３Ｎ４．Ｔａ２０５．Ａｌ２Ｏ３で
も良いし、電極はＡｌ、Ｍｏに限らず低い抵抗率の材料
であれば何でも良い。
第１図は本願発明の第１の実施例を示す図、第２図及び
第３図は第２及び第３の実施例を示す図、第４図及び第
５図は従来例を示す図である。 ２１・・・ゲート、２２・・・ソース、２３・・・ドレ
イン、２４・・・アモルファスシリコン。 第１図 第 ２ 図
第３図は第２及び第３の実施例を示す図、第４図及び第
５図は従来例を示す図である。 ２１・・・ゲート、２２・・・ソース、２３・・・ドレ
イン、２４・・・アモルファスシリコン。 第１図 第 ２ 図
Claims (3)
- （１）ソース電極とドレイン電極が互いに同一の幅で且
つ平行に配線されており、ゲート電極が前記ソース電極
及び前記ドレイン電極の長手方向に対して垂直となる方
向に配線されたことを特徴とする薄膜電界効果トランジ
スタ。 - （２）前記ソース電極と前記ドレイン電極は互いに逆向
きに延びる電極であることを特徴とする特許請求の範囲
第１項記載の薄膜電界効果トランジスタ。 - （３）前記ソース電極、前記ドレイン電極及び前記ゲー
ト電極を有する半導体はアモルファスシリコンであるこ
とを特徴とする特許請求の範囲第１項記載の薄膜電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229015A JPS61108171A (ja) | 1984-11-01 | 1984-11-01 | 薄膜電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229015A JPS61108171A (ja) | 1984-11-01 | 1984-11-01 | 薄膜電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108171A true JPS61108171A (ja) | 1986-05-26 |
Family
ID=16885418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229015A Pending JPS61108171A (ja) | 1984-11-01 | 1984-11-01 | 薄膜電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108171A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287666A (ja) * | 1986-06-03 | 1987-12-14 | ゼネラル・エレクトリツク・カンパニイ | 電極の位置ずれを許容する薄膜電界効果トランジスタ |
| JPS6468968A (en) * | 1987-09-09 | 1989-03-15 | Seiko Epson Corp | Thin film transistor |
| JPH02275672A (ja) * | 1989-03-30 | 1990-11-09 | Nippon Steel Corp | 薄膜トランジスター |
| US6797982B2 (en) | 2000-08-28 | 2004-09-28 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
| JP2006245557A (ja) * | 2005-02-03 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器および半導体装置の作製方法 |
| EP2086011A3 (en) * | 2008-02-04 | 2010-01-13 | Samsung Electronics Co., Ltd. | Thin film transistor and display device having the same |
-
1984
- 1984-11-01 JP JP59229015A patent/JPS61108171A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287666A (ja) * | 1986-06-03 | 1987-12-14 | ゼネラル・エレクトリツク・カンパニイ | 電極の位置ずれを許容する薄膜電界効果トランジスタ |
| JPS6468968A (en) * | 1987-09-09 | 1989-03-15 | Seiko Epson Corp | Thin film transistor |
| JPH02275672A (ja) * | 1989-03-30 | 1990-11-09 | Nippon Steel Corp | 薄膜トランジスター |
| US6797982B2 (en) | 2000-08-28 | 2004-09-28 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
| US7126157B2 (en) | 2000-08-28 | 2006-10-24 | Sharp Kabushiki Kaisha | Active matrix substrate, method of making the substrate, and display device |
| US7459723B2 (en) | 2000-08-28 | 2008-12-02 | Sharp Kabushiki Kaisha | Active matrix substrate, method of making the substrate, and display device |
| US7696516B2 (en) | 2000-08-28 | 2010-04-13 | Sharp Kabushiki Kaisha | Active matrix substrate, method of making the substrate, and display device |
| US7829391B2 (en) | 2000-08-28 | 2010-11-09 | Sharp Kabushiki Kaisha | Active matrix substrate, method of making the substrate, and display device |
| US8304297B2 (en) | 2000-08-28 | 2012-11-06 | Sharp Kabushiki Kaisha | Active matrix substrate, method of making the substrate, and display device |
| JP2006245557A (ja) * | 2005-02-03 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器および半導体装置の作製方法 |
| EP2086011A3 (en) * | 2008-02-04 | 2010-01-13 | Samsung Electronics Co., Ltd. | Thin film transistor and display device having the same |
| US8179491B2 (en) | 2008-02-04 | 2012-05-15 | Samsung Electronics Co., Ltd. | Thin film transistor having improved fabrication and performance characteristics and display device having the same |
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