JPH0546106B2 - - Google Patents
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- JPH0546106B2 JPH0546106B2 JP57072428A JP7242882A JPH0546106B2 JP H0546106 B2 JPH0546106 B2 JP H0546106B2 JP 57072428 A JP57072428 A JP 57072428A JP 7242882 A JP7242882 A JP 7242882A JP H0546106 B2 JPH0546106 B2 JP H0546106B2
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- JP
- Japan
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- film
- electrode
- tft
- amorphous silicon
- doped
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アモルフアスシリコンを用いた半導
体装置とその製造方法に係り、特にオーミツク電
極部の改良に関する。
体装置とその製造方法に係り、特にオーミツク電
極部の改良に関する。
近年、アモルフアスシリコン（ａ−Si）により
形成された薄膜電界効果トランジスタ（TFT）
が注目されている。特に、上記半導体薄膜が低温
で形成できるため、薄膜半導体装置を構成するた
めの基板が特に限定されず、又、従来の露光技
術、エツチング技術等のパターン形成法もそのま
ま使用でき大面積基板への集積化も可能であるな
どの利点を有するため、目的に応じて、多種多様
の構造の半導体装置が実現できる。これらの半導
体薄膜を用いた半導体装置の機能を十分に発揮す
るために、同一基板内にスイツチング素子や能動
回路素子として、上記半導体薄膜により形成され
たTFTを設けることが多い。これにより、半導
体薄膜を用いた半導体装置の機能的な集積化も可
能となり、その応用は極めて広くなる。
形成された薄膜電界効果トランジスタ（TFT）
が注目されている。特に、上記半導体薄膜が低温
で形成できるため、薄膜半導体装置を構成するた
めの基板が特に限定されず、又、従来の露光技
術、エツチング技術等のパターン形成法もそのま
ま使用でき大面積基板への集積化も可能であるな
どの利点を有するため、目的に応じて、多種多様
の構造の半導体装置が実現できる。これらの半導
体薄膜を用いた半導体装置の機能を十分に発揮す
るために、同一基板内にスイツチング素子や能動
回路素子として、上記半導体薄膜により形成され
たTFTを設けることが多い。これにより、半導
体薄膜を用いた半導体装置の機能的な集積化も可
能となり、その応用は極めて広くなる。
第１図および第２図は従来のTFTの２つの基
本構造を概略的に示す図である。これらの図にお
いて、１は基板、２はａ−Si膜、３はゲート絶縁
膜、４はゲート電極、５，６はそれぞれソース、
ドレイン電極である。第１図のものはａ−Si膜２
の同じ面側にゲート電極とソース電極５およびド
レイン電極６が設けられ、第２図のものはａ−Si
膜２の下面側にゲート電極４、上面側にソース電
極５およびドレイン電極６が設けられている。こ
れらのTFTは結晶シリコンを用いたいわゆる
MOSFETと類似の電気的特性を示すが、
MOSFETとの動作原理の根本的な違いは、トラ
ンジスタのチヤンネルのしや断条件が、
MOSFETではPN接合の逆方向特性を利用する
のに対し、TFTではａ−Si膜２の高抵抗を利用
する点である。
本構造を概略的に示す図である。これらの図にお
いて、１は基板、２はａ−Si膜、３はゲート絶縁
膜、４はゲート電極、５，６はそれぞれソース、
ドレイン電極である。第１図のものはａ−Si膜２
の同じ面側にゲート電極とソース電極５およびド
レイン電極６が設けられ、第２図のものはａ−Si
膜２の下面側にゲート電極４、上面側にソース電
極５およびドレイン電極６が設けられている。こ
れらのTFTは結晶シリコンを用いたいわゆる
MOSFETと類似の電気的特性を示すが、
MOSFETとの動作原理の根本的な違いは、トラ
ンジスタのチヤンネルのしや断条件が、
MOSFETではPN接合の逆方向特性を利用する
のに対し、TFTではａ−Si膜２の高抵抗を利用
する点である。
チヤンネルの導通状態は共に、電界効果による
半導体表面の反転あるいはキヤリア蓄積を利用す
る。従つて、これらのTFTを構成するためには、
ａ−Si膜２の非導通状態での抵抗がチヤンネル形
成時の抵抗に比べ十分高いことが必要である。
半導体表面の反転あるいはキヤリア蓄積を利用す
る。従つて、これらのTFTを構成するためには、
ａ−Si膜２の非導通状態での抵抗がチヤンネル形
成時の抵抗に比べ十分高いことが必要である。
なお、第１図、第２図のTFTにおいて、ソー
ス電極５、ドレイン電極６とａ−Si膜２のコンタ
クト部に不純物ドープにより抵抗を下げたａ−Si
膜を設けて、良好なオーミツクコンタクトをとり
TFT特性を向上させる場合もある。又、基板１
が導電性材料であるときは、その表面に絶縁層を
設けて絶縁性基板として用いる。
ス電極５、ドレイン電極６とａ−Si膜２のコンタ
クト部に不純物ドープにより抵抗を下げたａ−Si
膜を設けて、良好なオーミツクコンタクトをとり
TFT特性を向上させる場合もある。又、基板１
が導電性材料であるときは、その表面に絶縁層を
設けて絶縁性基板として用いる。
ところで、ａ−Siを用いたTFTでは、Ｐチヤ
ンネル及びＮチヤンネルのTFT動作が可能であ
るが、電界効果移動度がＮチヤンネルの方が１〜
２桁大きいことから、通常Ｎチヤンネル動作とし
て利用されることが多い。この場合、ソース、ド
レイン電極の材料としてはAlを用いる場合が多
い。しかしながら、Alを電極材料とする場合、
第３図に示すような非オーミツク特性を示し、と
きには破線のようにヒステリシス特性を示すこと
がある。このような非オーミツク特性は、Ｐをド
ープしたn+型ａ−Si膜を電極下地として形成する
ことによりかなり改善されるが、それでも非オー
ミツク特性となる場合がある。このような特性
は、主にａ−Si TFTを製造する過程での熱処
理、汚染等が原因と考えられる。良好な特性のａ
−Si TFTを得るためには、従つて十分に管理さ
れた製造工程が必要であるが、同一条件と思われ
る製造工程管理の下でも、TFTが良好な特性を
示すとは限らないことが実験的に明らかになつて
いる。
ンネル及びＮチヤンネルのTFT動作が可能であ
るが、電界効果移動度がＮチヤンネルの方が１〜
２桁大きいことから、通常Ｎチヤンネル動作とし
て利用されることが多い。この場合、ソース、ド
レイン電極の材料としてはAlを用いる場合が多
い。しかしながら、Alを電極材料とする場合、
第３図に示すような非オーミツク特性を示し、と
きには破線のようにヒステリシス特性を示すこと
がある。このような非オーミツク特性は、Ｐをド
ープしたn+型ａ−Si膜を電極下地として形成する
ことによりかなり改善されるが、それでも非オー
ミツク特性となる場合がある。このような特性
は、主にａ−Si TFTを製造する過程での熱処
理、汚染等が原因と考えられる。良好な特性のａ
−Si TFTを得るためには、従つて十分に管理さ
れた製造工程が必要であるが、同一条件と思われ
る製造工程管理の下でも、TFTが良好な特性を
示すとは限らないことが実験的に明らかになつて
いる。
本発明の目的は、ａ−Si膜を用いた素子のオー
ミツク電極部の特性改善を図つた半導体装置を提
供することにある。
ミツク電極部の特性改善を図つた半導体装置を提
供することにある。
本発明は、ａ−Si膜を用いたTFTのソース、
ドレインのオーミツク電極の下地層として、不純
物ドープのn+型ａ−Si膜とMo膜の積層膜を介在
させることを特徴とする。
ドレインのオーミツク電極の下地層として、不純
物ドープのn+型ａ−Si膜とMo膜の積層膜を介在
させることを特徴とする。
本発明によれば、n+型ａ−Si膜とMo膜からな
る下地層を設けることにより、ａ−Si膜に対する
オーミツク電極の特性は優れたものとなり、
TFT等の素子に適用して安定した素子特性が得
られる。
る下地層を設けることにより、ａ−Si膜に対する
オーミツク電極の特性は優れたものとなり、
TFT等の素子に適用して安定した素子特性が得
られる。
第４図は本発明の一実施例のTFTを示す断面
図である。１１はガラス基板等の絶縁性基板であ
り、この上にゲート電極１２を形成した後、全面
にゲート絶縁膜となるSiO2膜１３を設け、この
上にアンドープａ−Si膜１４を堆積し、Al膜に
よるソース電極１７1およびドレイン電極１７2を
形成している。ソース電極１７1およびドレイン
電極１７2の下地層として、これらとａ−Si膜１
４との間にＰドープのn+型ａ−Si膜１５とMo膜
１６の積層膜を介在させている。Mo膜１６は、
余り厚くすると応力によるはがれが生ずるため、
例えばａ−Si膜１４と１５の合計厚みに対して1/
２以下の厚みにすることが好ましい。
図である。１１はガラス基板等の絶縁性基板であ
り、この上にゲート電極１２を形成した後、全面
にゲート絶縁膜となるSiO2膜１３を設け、この
上にアンドープａ−Si膜１４を堆積し、Al膜に
よるソース電極１７1およびドレイン電極１７2を
形成している。ソース電極１７1およびドレイン
電極１７2の下地層として、これらとａ−Si膜１
４との間にＰドープのn+型ａ−Si膜１５とMo膜
１６の積層膜を介在させている。Mo膜１６は、
余り厚くすると応力によるはがれが生ずるため、
例えばａ−Si膜１４と１５の合計厚みに対して1/
２以下の厚みにすることが好ましい。
次にこのTFTの具体的な製造工程を第５図ａ
〜ｄを参照して説明する。絶縁性基板１１に750
Åのゲート電極１２を所定パターンで形成した
後、全面を2500ÅのSiO2膜１３でおおい、この
上にプラズマ分解法でアンドープａ−Si膜１４を
4000Å堆積し、続いて500ÅのＰドープn+型ａ−
Si膜１５を堆積し、更にスパツタ法により500Å
のMo膜１６を蒸着するａ。次にPEP工程によ
り、Mo膜１６、ａ−Si膜１５および１４の３層
積層膜を素子領域にのみ残してパターニングする
ｂ。次に全面に1μｍのAl膜１７を蒸着するｃ。
そしてPEP工程によりこのAl膜１７およびMo膜
１６をエツチングしてソース電極１７1およびド
レイン電極１７2を形成し、最後にこれらソース
電極１７1およびドレイン電極１７2をマスクとし
てチヤンネル領域上に残つているn+型ａ−Si膜１
５をエツチング除去して完成するｄ。
〜ｄを参照して説明する。絶縁性基板１１に750
Åのゲート電極１２を所定パターンで形成した
後、全面を2500ÅのSiO2膜１３でおおい、この
上にプラズマ分解法でアンドープａ−Si膜１４を
4000Å堆積し、続いて500ÅのＰドープn+型ａ−
Si膜１５を堆積し、更にスパツタ法により500Å
のMo膜１６を蒸着するａ。次にPEP工程によ
り、Mo膜１６、ａ−Si膜１５および１４の３層
積層膜を素子領域にのみ残してパターニングする
ｂ。次に全面に1μｍのAl膜１７を蒸着するｃ。
そしてPEP工程によりこのAl膜１７およびMo膜
１６をエツチングしてソース電極１７1およびド
レイン電極１７2を形成し、最後にこれらソース
電極１７1およびドレイン電極１７2をマスクとし
てチヤンネル領域上に残つているn+型ａ−Si膜１
５をエツチング除去して完成するｄ。
こうして得られたTFTの特性評価を行つた結
果、優れた特性を示すことが確認された。第６図
はその電圧−電流特性であり、電流の立上り部分
で良好なオーミツク特性を示している。またヒス
テリシスは現われず、相互コンダクタンスgmも
従来のTFTに比べて１桁程度大きいものとなつ
ている。
果、優れた特性を示すことが確認された。第６図
はその電圧−電流特性であり、電流の立上り部分
で良好なオーミツク特性を示している。またヒス
テリシスは現われず、相互コンダクタンスgmも
従来のTFTに比べて１桁程度大きいものとなつ
ている。
第７図は本発明の手法を抵抗素子に応用した参
考例である。その製造工程を説明すると次のとお
りである。絶縁性基板２１上にSiH4のグロー放
電分解法により、不純物をドープしないａ−Si膜
２２を3000Å、続いてＰドープn+型ａ−Si膜２３
を500Å堆積させる。しかる後、Siエツチングに
より所望の抵抗素子パターンを形成し、厚さ1000
ÅのMo膜２４、続いて厚さ5000ÅのAl膜２５を
真空蒸着法にて堆積する。そして、パターニング
法により、AlとMoをリン酸系のエツチング液に
より同時にエツチングし、端子電極２５1，２５2
を形成してこの電極パターンをマスクとして、Ｐ
ドープａ−Si膜２３をCDE法にてエツチングし
て抵抗素子を完成させる。
考例である。その製造工程を説明すると次のとお
りである。絶縁性基板２１上にSiH4のグロー放
電分解法により、不純物をドープしないａ−Si膜
２２を3000Å、続いてＰドープn+型ａ−Si膜２３
を500Å堆積させる。しかる後、Siエツチングに
より所望の抵抗素子パターンを形成し、厚さ1000
ÅのMo膜２４、続いて厚さ5000ÅのAl膜２５を
真空蒸着法にて堆積する。そして、パターニング
法により、AlとMoをリン酸系のエツチング液に
より同時にエツチングし、端子電極２５1，２５2
を形成してこの電極パターンをマスクとして、Ｐ
ドープａ−Si膜２３をCDE法にてエツチングし
て抵抗素子を完成させる。
このようにして試作された抵抗素子の電流電圧
特性を測定した結果、直線性に優れたものである
ことが明らかになつた。
特性を測定した結果、直線性に優れたものである
ことが明らかになつた。
本発明は上記各実施例に限定されるものではな
い。例えば電極材料はAlに限らず、Al−Si、Al
−Si−Cu等の化合物でもよく、又、Al以外の
Au、Ni等一般的な金属でよい。ただし、Moと
同一工程でエツチングが行なえる材料が望まし
い。又、TFTの場合、第１図に示すような構造
のものであつてもよい。この場合にも、ソース、
ドレイン電極の下地層として上記実施例と同様に
n+型ａ−Si膜とMo膜の積層膜を用いることで、
上記実施例と同様の効果が得られる。
い。例えば電極材料はAlに限らず、Al−Si、Al
−Si−Cu等の化合物でもよく、又、Al以外の
Au、Ni等一般的な金属でよい。ただし、Moと
同一工程でエツチングが行なえる材料が望まし
い。又、TFTの場合、第１図に示すような構造
のものであつてもよい。この場合にも、ソース、
ドレイン電極の下地層として上記実施例と同様に
n+型ａ−Si膜とMo膜の積層膜を用いることで、
上記実施例と同様の効果が得られる。
第１図および第２図は従来のTFTの代表的構
造を示す図、第３図は従来のTFTの電圧−電流
特性例を示す図、第４図は本発明の一実施例の
TFTの構造を示す図、第５図ａ〜ｄはその製造
工程を示す図、第６図は得られたTFTの電圧−
電流特性を示す図、第７図は参考例の抵抗素子の
構造を示す図である。 １１……絶縁性基板、１２……ゲート電極、１
３……SiO2膜、１４……アンドープａ−Si膜、
１５……Ｐドープn+型ａ−Si膜、１６……Mo
膜、１７……Al膜、１７1……ソース電極、１７2
……ドレイン電極。
造を示す図、第３図は従来のTFTの電圧−電流
特性例を示す図、第４図は本発明の一実施例の
TFTの構造を示す図、第５図ａ〜ｄはその製造
工程を示す図、第６図は得られたTFTの電圧−
電流特性を示す図、第７図は参考例の抵抗素子の
構造を示す図である。 １１……絶縁性基板、１２……ゲート電極、１
３……SiO2膜、１４……アンドープａ−Si膜、
１５……Ｐドープn+型ａ−Si膜、１６……Mo
膜、１７……Al膜、１７1……ソース電極、１７2
……ドレイン電極。
Claims (1)
- １ 絶縁性基板上に形成されたアモルフアスシリ
コン膜の下面側または上面側にゲート電極が形成
され、前記アモルフアスシリコン膜の表面に選択
的にコンタクトするソース、ドレインのオーミツ
ク電極が形成された薄膜電界効果トランジスタを
備えた半導体装置において、前記オーミツク電極
の下地層として、不純物をドープしたn+型アモ
ルフアスシリコン膜とMo膜の積層膜を有するこ
とを特徴とするアモルフアスシリコン半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072428A JPS58190061A (ja) | 1982-04-28 | 1982-04-28 | アモルファスシリコン半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072428A JPS58190061A (ja) | 1982-04-28 | 1982-04-28 | アモルファスシリコン半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190061A JPS58190061A (ja) | 1983-11-05 |
| JPH0546106B2 true JPH0546106B2 (ja) | 1993-07-13 |
Family
ID=13489004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072428A Granted JPS58190061A (ja) | 1982-04-28 | 1982-04-28 | アモルファスシリコン半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190061A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968975A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS59124162A (ja) * | 1982-12-29 | 1984-07-18 | Sharp Corp | 薄膜トランジスタ |
| JPS6014473A (ja) * | 1983-07-05 | 1985-01-25 | Asahi Glass Co Ltd | 薄膜トランジスタの電極構造 |
| JPH0682839B2 (ja) * | 1984-08-21 | 1994-10-19 | セイコー電子工業株式会社 | 表示用パネルの製造方法 |
| JPS61193485A (ja) * | 1985-02-22 | 1986-08-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイの製造方法 |
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| US4855806A (en) * | 1985-08-02 | 1989-08-08 | General Electric Company | Thin film transistor with aluminum contacts and nonaluminum metallization |
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS6490560A (en) * | 1987-10-01 | 1989-04-07 | Casio Computer Co Ltd | Thin-film transistor |
| US5188974A (en) * | 1987-10-31 | 1993-02-23 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137150B2 (ja) * | 1971-12-20 | 1976-10-14 | ||
| JPS581542B2 (ja) * | 1974-03-20 | 1983-01-11 | 沖電気工業株式会社 | 半導体集積回路の製造方法 |
| JPS51147290A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Semiconductor device |
| JPS5687364A (en) * | 1979-12-18 | 1981-07-15 | Nec Corp | Semiconductor device |
| JPS5833700B2 (ja) * | 1980-03-28 | 1983-07-21 | 義栄 長谷川 | 固定プロ−ブ・ボ−ド |
-
1982
- 1982-04-28 JP JP57072428A patent/JPS58190061A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58190061A (ja) | 1983-11-05 |
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