JPH0422030B2 - - Google Patents
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- Publication number
- JPH0422030B2 JPH0422030B2 JP8637783A JP8637783A JPH0422030B2 JP H0422030 B2 JPH0422030 B2 JP H0422030B2 JP 8637783 A JP8637783 A JP 8637783A JP 8637783 A JP8637783 A JP 8637783A JP H0422030 B2 JPH0422030 B2 JP H0422030B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- voltage
- terminal
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体不揮発性記憶装置のマトリツ
クス回路に関するものである。
クス回路に関するものである。
絶縁ゲート形電界効果トランジスタ構造を有す
る半導体不揮発性記憶装置は、一般に知られてい
る様にMNOS型、MAOS型構造があるが、これ
らは共に書込（消去）手段として第１層絶縁膜を
通しての直接トンネルやFowler−Nordheimト
ンネル現象等を誘起することで、“１”、“０”論
理レベルを設定することが常であつた。
る半導体不揮発性記憶装置は、一般に知られてい
る様にMNOS型、MAOS型構造があるが、これ
らは共に書込（消去）手段として第１層絶縁膜を
通しての直接トンネルやFowler−Nordheimト
ンネル現象等を誘起することで、“１”、“０”論
理レベルを設定することが常であつた。
そのため、トンネルきよりやバリヤー高さなど
で制約されるトンネル効率や記憶保持能力による
適正な“１”、“０”幅を得る事などを考えて、書
込み電圧は20V以上の高電圧印加が余儀なくされ
ていた。そのため、時計用IC内部に上述の半導
体不揮発性記憶装置をオンチツプ化する場合、周
辺ICが薄膜絶縁ゲート構造を有するCMOS構造
で構成されているため、従来の20V以上の書込
（消去）電圧を用いる不揮発性記憶装置（以後
E2PROMとする）に対しては、周辺ICが誤動作
や破壊の原因になりうるという欠点を有する。
で制約されるトンネル効率や記憶保持能力による
適正な“１”、“０”幅を得る事などを考えて、書
込み電圧は20V以上の高電圧印加が余儀なくされ
ていた。そのため、時計用IC内部に上述の半導
体不揮発性記憶装置をオンチツプ化する場合、周
辺ICが薄膜絶縁ゲート構造を有するCMOS構造
で構成されているため、従来の20V以上の書込
（消去）電圧を用いる不揮発性記憶装置（以後
E2PROMとする）に対しては、周辺ICが誤動作
や破壊の原因になりうるという欠点を有する。
更にそのため高電圧印加の周辺ICへの影響を
避けるため、高耐圧設計（例えばPN接合分離、
基板分離etc）の特殊な工夫が余儀なくされるた
め、面積的に不都合を生じ、容量アツプに対して
は、非常に不利な点が多かつた。
避けるため、高耐圧設計（例えばPN接合分離、
基板分離etc）の特殊な工夫が余儀なくされるた
め、面積的に不都合を生じ、容量アツプに対して
は、非常に不利な点が多かつた。
又IC内部高電圧発生源を用いて、E2PROMを
書込（消去）む場合、時計用電源電圧（例えば−
1.55V）から高電圧を発生する手段に於いても昇
圧効率等の問題から昇圧回路が著しい大面積を占
める等の欠点も有する。
書込（消去）む場合、時計用電源電圧（例えば−
1.55V）から高電圧を発生する手段に於いても昇
圧効率等の問題から昇圧回路が著しい大面積を占
める等の欠点も有する。
又電子時計等にE2PROMを内蔵するICに於い
ては、時計基板（地板）が最高電位に有るため、
例えばＮ型基板を用いて内部電源から書込電圧を
E2PROMに提供する設計では、特殊な基板（例
えばサフアイヤ）分離等の工夫を行なつて、正、
負の書込電圧を発生する手段の選択が余儀なくさ
れる。
ては、時計基板（地板）が最高電位に有るため、
例えばＮ型基板を用いて内部電源から書込電圧を
E2PROMに提供する設計では、特殊な基板（例
えばサフアイヤ）分離等の工夫を行なつて、正、
負の書込電圧を発生する手段の選択が余儀なくさ
れる。
本発明はかかる上述の欠点を除去し、低電圧書
込（消去）可能なMONOS構造のE2PROMを時
計用IC内にオンチツプ化し、更に本発明のメモ
リ−セルを用いてマトリツクス化することで、負
の低電圧の単極性電圧を用いて周辺低耐圧時計用
CMOSに悪影響を与えず、書込（消去）動作を
可能にするばかりか、容量アツプにも著しく改善
するもので、その効果は著しく大きい。以下図面
に従つて説明する。
込（消去）可能なMONOS構造のE2PROMを時
計用IC内にオンチツプ化し、更に本発明のメモ
リ−セルを用いてマトリツクス化することで、負
の低電圧の単極性電圧を用いて周辺低耐圧時計用
CMOSに悪影響を与えず、書込（消去）動作を
可能にするばかりか、容量アツプにも著しく改善
するもので、その効果は著しく大きい。以下図面
に従つて説明する。
第１図ａは本発明に用いるMONOS構造断面
図で、第１図ｂはＶ＋ｈ（しきい値電圧）−VG（ゲ
ート電圧）ヒステリシス曲線を示す。MONOS
構造は３層絶縁膜（酸化膜１、窒化膜２、トツプ
膜３）でゲート部分が構成され、ゲート絶縁膜１
の総厚も100Å前後迄薄膜化されるために、実質
的には、従来の20V以上の書込み電圧のMNOS
構造と同様のトンネル確率を低電圧（例えば
10V）で得られること、更には電極４側にバリア
高さの大きい酸化膜３を形成することで、従来の
MNOS構造E2PROMに比較し、記憶保持能力も
著しく改善できるなど、特に電子時計等の薄膜低
耐圧MOSトランジスタからなるICと同一基板上
に形成する場合に於いては著しく有効であること
がわかる。
図で、第１図ｂはＶ＋ｈ（しきい値電圧）−VG（ゲ
ート電圧）ヒステリシス曲線を示す。MONOS
構造は３層絶縁膜（酸化膜１、窒化膜２、トツプ
膜３）でゲート部分が構成され、ゲート絶縁膜１
の総厚も100Å前後迄薄膜化されるために、実質
的には、従来の20V以上の書込み電圧のMNOS
構造と同様のトンネル確率を低電圧（例えば
10V）で得られること、更には電極４側にバリア
高さの大きい酸化膜３を形成することで、従来の
MNOS構造E2PROMに比較し、記憶保持能力も
著しく改善できるなど、特に電子時計等の薄膜低
耐圧MOSトランジスタからなるICと同一基板上
に形成する場合に於いては著しく有効であること
がわかる。
第２図ａは本発明のメモリ−マトリツクス回路
の実施例で９ビツト構成の例を示す。
の実施例で９ビツト構成の例を示す。
同一基板内に設けた同一チヤネル例えばＮチヤ
ネル構成のアドレストランジスタ１１と
MONOS構造を有する不揮発性記憶素子１２の
メモリ−セルからなり、該Ｎチヤネルアドレスト
ランジスタ１１のドレイン端子をデータ出力端子
D1とし、該ドレイン端子D1を負荷１３を介して
VDD（接地）端子に接続する。
ネル構成のアドレストランジスタ１１と
MONOS構造を有する不揮発性記憶素子１２の
メモリ−セルからなり、該Ｎチヤネルアドレスト
ランジスタ１１のドレイン端子をデータ出力端子
D1とし、該ドレイン端子D1を負荷１３を介して
VDD（接地）端子に接続する。
次に該Ｎチヤネルアドレストランジスタ１１の
ソース端子２１と該Ｎチヤネル
MONOSE2PROM１２のドレイン（又ソース）
２２端子を接続する。
ソース端子２１と該Ｎチヤネル
MONOSE2PROM１２のドレイン（又ソース）
２２端子を接続する。
マトリツクス状に配列した各行のアドレストラ
ンジスタ及MONOSE2PROM各該アドレストラ
ンジスタ１１及MONOSE2PROM１２のゲート
端子短絡し、それぞれA1〜A3端子、M1〜M3端
子とし、各セルに共通な基板端子P-をＢ、各列
の各該MONOSE2PROM１２のソース（又はド
レイン）端子を接続し、S1〜S3とする。
ンジスタ及MONOSE2PROM各該アドレストラ
ンジスタ１１及MONOSE2PROM１２のゲート
端子短絡し、それぞれA1〜A3端子、M1〜M3端
子とし、各セルに共通な基板端子P-をＢ、各列
の各該MONOSE2PROM１２のソース（又はド
レイン）端子を接続し、S1〜S3とする。
第２図ｂは各モードに於ける各端子のパルス波
形を示す。本発明は、基板端子Ｂを−
1.55VMONOSE2PROM１２のソース端子（S1〜
S3）を−1.55V、アドレストランジスタのゲート
端子（A1〜A3）を負電圧（例えば−9V）、
MONOSE2PROMのゲート端子（M1〜M3）を
負電圧（−9V）におくことで、全ビツトのＮチ
ヤネルMONOSE2PROMはDepletion状態に設定
できる。
形を示す。本発明は、基板端子Ｂを−
1.55VMONOSE2PROM１２のソース端子（S1〜
S3）を−1.55V、アドレストランジスタのゲート
端子（A1〜A3）を負電圧（例えば−9V）、
MONOSE2PROMのゲート端子（M1〜M3）を
負電圧（−9V）におくことで、全ビツトのＮチ
ヤネルMONOSE2PROMはDepletion状態に設定
できる。
例えばメモリ−セルM11、M12、M13を、書込
（Enhancement）、消去、書込状態に設定する場
合、端子A1〜A3、基板端子Ｂ、M2，M3を負電
圧、端子M1を−1.55V、S1を負電圧、S2を−
1.55V、S3を負電圧に置く。
（Enhancement）、消去、書込状態に設定する場
合、端子A1〜A3、基板端子Ｂ、M2，M3を負電
圧、端子M1を−1.55V、S1を負電圧、S2を−
1.55V、S3を負電圧に置く。
第３図は、Depletion状態のMONOSTrをゲー
ト電圧を−1.55V、基板電圧を−9V、ドレインを
オープン状態にし、ソース電位を０〜−9Vに変
えた場合のＶ＋ｈ（しきい値電圧）の変化を示す。
ト電圧を−1.55V、基板電圧を−9V、ドレインを
オープン状態にし、ソース電位を０〜−9Vに変
えた場合のＶ＋ｈ（しきい値電圧）の変化を示す。
第３図で明らかの様にソース電位を−1.55Vで
消去されたMONOSTrのＶ＋ｈ変化は全くなく、
上述のM12メモリ−セルのしきい値も全く変化し
ないことがわかる。又他のセルM21〜M23、M31
〜M33のMONOSTrはドレイン（又ソース）が
オープンゲートが−Ｖ、基板Ｂが−Ｖ、ソース
（又ドレイン）が−Ｖ又は−1.55Vで構成されて
いるため状態変化は全くない。
消去されたMONOSTrのＶ＋ｈ変化は全くなく、
上述のM12メモリ−セルのしきい値も全く変化し
ないことがわかる。又他のセルM21〜M23、M31
〜M33のMONOSTrはドレイン（又ソース）が
オープンゲートが−Ｖ、基板Ｂが−Ｖ、ソース
（又ドレイン）が−Ｖ又は−1.55Vで構成されて
いるため状態変化は全くない。
この様に本発明のメモリ−マトリツクス回路
は、負電圧（例えば−9V）と時計用電源電圧−
1.55Vの２値で書込（消去）、禁止動作が可能な
ばかりか、ビツト消去（バイト）も可能である。
は、負電圧（例えば−9V）と時計用電源電圧−
1.55Vの２値で書込（消去）、禁止動作が可能な
ばかりか、ビツト消去（バイト）も可能である。
又本発明はＮチヤネルの場合であるがＰチヤネ
ルの場合も同様である。更に時計用CMOSとの
オンチツプ化を考えた場合に於いても
MONOSE2PROMを用いることで、従来の20V
以上の書込（消去）電圧を用いる場合に比較し著
しく低下し、例えば9V前後で行なえるため、低
耐圧CMOSから構成されている時計用CMOSと
のオンチツプ化も容易で、又負の低電圧の２値で
書込消去が可能のため内部高電圧発生源を用い
て、内部書込（消去）が可能なばかりか時計用電
源から容易に大面積を占めることがなく昇圧回路
等の設計が可能で電子時計等の応用には著しく効
果が大きい。
ルの場合も同様である。更に時計用CMOSとの
オンチツプ化を考えた場合に於いても
MONOSE2PROMを用いることで、従来の20V
以上の書込（消去）電圧を用いる場合に比較し著
しく低下し、例えば9V前後で行なえるため、低
耐圧CMOSから構成されている時計用CMOSと
のオンチツプ化も容易で、又負の低電圧の２値で
書込消去が可能のため内部高電圧発生源を用い
て、内部書込（消去）が可能なばかりか時計用電
源から容易に大面積を占めることがなく昇圧回路
等の設計が可能で電子時計等の応用には著しく効
果が大きい。
第１図ａはMONOSトランジスタの構造を示
す断面図。第１図ｂはスレシヨルド電圧とゲート
電圧のヒステリシス曲線。第２図ａは本発明のメ
モリ−マトリツクスの回路図。第２図ｂは各端子
の電圧波型図。第３図は消去されたMONOSト
ランジスタのVthの変化を示すグラフ。 １１……アドレストランジスタ、１２……
MONOSトランジスタ。
す断面図。第１図ｂはスレシヨルド電圧とゲート
電圧のヒステリシス曲線。第２図ａは本発明のメ
モリ−マトリツクスの回路図。第２図ｂは各端子
の電圧波型図。第３図は消去されたMONOSト
ランジスタのVthの変化を示すグラフ。 １１……アドレストランジスタ、１２……
MONOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 同一チヤネルアドレストランジスタと
MONOS型不揮発性記憶素子からなるメモリ−
セルをマトリツクス状に配列したことを特徴とす
るメモリ−マトリツクス回路。 ２ メモリ−セルは、アドレストランジスタのド
レイン端子を負荷を介して接地し、該ドレイン端
子をデータ出力端子とし、該アドレストランジス
タのソース端子及び該不揮発性記憶素子のドレイ
ン（又はソース）端子を短絡し、該不揮発性記憶
素子のソース（又はドレイン）、ゲート、基板端
子に書込（又は消去）、禁止電圧を提供する様に
構成したことを特徴とする特許請求の範囲第１項
記載のメモリ−セル構造を有するメモリ−マトリ
ツクス回路。 ３ メモリ−セルは書込（消去）、禁止動作を約
1.5Vの時計用電源及び該時計用電源電圧を昇圧
した内部電圧発生源による負電圧（−Ｖ）から設
定することを特徴とする特許請求の範囲第１項記
載のメモリ−マトリツクス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086377A JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086377A JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211281A JPS59211281A (ja) | 1984-11-30 |
| JPH0422030B2 true JPH0422030B2 (ja) | 1992-04-15 |
Family
ID=13885184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086377A Granted JPS59211281A (ja) | 1983-05-17 | 1983-05-17 | メモリ−マトリックス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211281A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655765B2 (ja) * | 1991-05-29 | 1997-09-24 | ローム株式会社 | 半導体装置 |
| WO2002019342A1 (en) * | 2000-08-30 | 2002-03-07 | Hitachi, Ltd. | Nonvolatile memory |
-
1983
- 1983-05-17 JP JP58086377A patent/JPS59211281A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211281A (ja) | 1984-11-30 |
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