JPH04221452A - サ−ボ制御装置用パタ−ンジェネレ−タ及びｖｔｒのサ−ボ制御装置 - Google Patents
サ−ボ制御装置用パタ−ンジェネレ−タ及びｖｔｒのサ−ボ制御装置Info
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- JPH04221452A JPH04221452A JP2404343A JP40434390A JPH04221452A JP H04221452 A JPH04221452 A JP H04221452A JP 2404343 A JP2404343 A JP 2404343A JP 40434390 A JP40434390 A JP 40434390A JP H04221452 A JPH04221452 A JP H04221452A
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- address
- pattern
- time constant
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、サ−ボ制御装置に用い
られるパタ−ンジェネレ−タ及びこのパタ−ンジェネレ
−タを用いたＶＴＲ（ビデオテ−プレコ−ダ）のサ−ボ
制御装置に関する。
られるパタ−ンジェネレ−タ及びこのパタ−ンジェネレ
−タを用いたＶＴＲ（ビデオテ−プレコ−ダ）のサ−ボ
制御装置に関する。
【０００２】
【従来の技術】ＶＴＲのサ−ボモ−タ、即ち、回転ヘッ
ドドラム駆動用のＤＣ（直流）サ−ボモ−タ、キャプス
タン駆動用のＤＣサ−ボモ−タ、及びテ−プリ−ル駆動
用のＤＣサ−ボモ−タを制御する装置として、マイクロ
コンピュ−タを内蔵したサ−ボ制御ＩＣ（集積回路）装
置（例えばソニ−株式会社製、ＣＸＰ８０６２０／８０
６２４）が存在する。
ドドラム駆動用のＤＣ（直流）サ−ボモ−タ、キャプス
タン駆動用のＤＣサ−ボモ−タ、及びテ−プリ−ル駆動
用のＤＣサ−ボモ−タを制御する装置として、マイクロ
コンピュ−タを内蔵したサ−ボ制御ＩＣ（集積回路）装
置（例えばソニ−株式会社製、ＣＸＰ８０６２０／８０
６２４）が存在する。
【０００３】このサ−ボ制御ＩＣ装置においては、ＶＴ
Ｒのサ−ボ制御に必要な種々の信号がマイクロコンピュ
−タのソフトウエアで制御されて形成される。即ち、内
蔵したパタ−ンジェネレ−タの起動がソフトウエアで制
御されることにより、回転ヘッドドラムのヘッドスイッ
チングパルスＨＳＷ、疑似垂直同期信号ＦＶ等の種々の
信号が形成される。
Ｒのサ−ボ制御に必要な種々の信号がマイクロコンピュ
−タのソフトウエアで制御されて形成される。即ち、内
蔵したパタ−ンジェネレ−タの起動がソフトウエアで制
御されることにより、回転ヘッドドラムのヘッドスイッ
チングパルスＨＳＷ、疑似垂直同期信号ＦＶ等の種々の
信号が形成される。
【０００４】
【発明が解決しようとする課題】上述したごとき従来の
サ−ボ制御装置によると、形成すべき種々の信号の相互
の時間関係をソフトウエアで管理する必要があり、一定
の周期化されたパタ−ンを出力するためには各信号の起
動時期等を演算によって求めることが要求されるので、
制御が非常に複雑となる。
サ−ボ制御装置によると、形成すべき種々の信号の相互
の時間関係をソフトウエアで管理する必要があり、一定
の周期化されたパタ−ンを出力するためには各信号の起
動時期等を演算によって求めることが要求されるので、
制御が非常に複雑となる。
【０００５】しかも、このようにパタ−ンジェネレ−タ
の起動をソフトウエアで制御すると、形成される信号に
時間的遅れが生じる恐れがある。即ち、ソフトウエア制
御によると、（ａ） 優先度の高い割り込み処理が入っ
た場合にＣＰＵ（中央処理装置）がこれを先に実行して
しまうため、（ｂ） 命令の実行サイクル中はその命令
の処理が終るまで次のイベントに移れないため等により
、作成される信号に大きなジッタ成分が含まれてしまう
。
の起動をソフトウエアで制御すると、形成される信号に
時間的遅れが生じる恐れがある。即ち、ソフトウエア制
御によると、（ａ） 優先度の高い割り込み処理が入っ
た場合にＣＰＵ（中央処理装置）がこれを先に実行して
しまうため、（ｂ） 命令の実行サイクル中はその命令
の処理が終るまで次のイベントに移れないため等により
、作成される信号に大きなジッタ成分が含まれてしまう
。
【０００６】従って本発明は、ジッタ成分の極めて少な
いパタ−ンを容易に発生することができるサ−ボ制御装
置用パタ−ンジェネレ−タを提供するものである。
いパタ−ンを容易に発生することができるサ−ボ制御装
置用パタ−ンジェネレ−タを提供するものである。
【０００７】さらに本発明は、ＶＴＲのサ−ボ制御を精
度よくかつ極めて容易に行うことのできるサ−ボ制御装
置を提供するものである。
度よくかつ極めて容易に行うことのできるサ−ボ制御装
置を提供するものである。
【０００８】
【課題を解決するための手段】本願の第１の発明によれ
ば、発生すべきパタ−ンのタイムコンスタント及びその
パタ−ンのデ−タ値を同一のアドレスに記憶するメモリ
手段と、メモリ手段の指定されたアドレスのタイムコン
スタントに相当する期間を計数するカウント手段と、カ
ウント手段の計数期間中、メモリ手段の上述のごとく指
定されたアドレスにおけるデ−タ値を出力する手段と、
カウント手段が計数を終了する毎に上述のアドレスを変
更する手段とを備えたサ−ボ制御装置用パタ−ンジェネ
レ−タが提供される。
ば、発生すべきパタ−ンのタイムコンスタント及びその
パタ−ンのデ−タ値を同一のアドレスに記憶するメモリ
手段と、メモリ手段の指定されたアドレスのタイムコン
スタントに相当する期間を計数するカウント手段と、カ
ウント手段の計数期間中、メモリ手段の上述のごとく指
定されたアドレスにおけるデ−タ値を出力する手段と、
カウント手段が計数を終了する毎に上述のアドレスを変
更する手段とを備えたサ−ボ制御装置用パタ−ンジェネ
レ−タが提供される。
【０００９】本願の第２の発明によれば、発生すべきパ
タ−ンのタイムコンスタント及びそのパタ−ンのデ−タ
値を同一のアドレスに記憶するメモリ手段と、メモリ手
段の指定されたアドレスのタイムコンスタントに相当す
る期間を計数するカウント手段と、カウント手段の計数
期間中、メモリ手段の上述のごとく指定されたアドレス
におけるデ−タ値を出力する手段と、カウント手段が計
数を終了する毎に上述のアドレスを変更する手段とを備
えており、出力されたデ−タ値の少なくとも１ビットを
ＶＴＲの回転ヘッドドラムのヘッドスイッチングパルス
としたサ−ボ制御装置用パタ−ンジェネレ−タが提供さ
れる。
タ−ンのタイムコンスタント及びそのパタ−ンのデ−タ
値を同一のアドレスに記憶するメモリ手段と、メモリ手
段の指定されたアドレスのタイムコンスタントに相当す
る期間を計数するカウント手段と、カウント手段の計数
期間中、メモリ手段の上述のごとく指定されたアドレス
におけるデ−タ値を出力する手段と、カウント手段が計
数を終了する毎に上述のアドレスを変更する手段とを備
えており、出力されたデ−タ値の少なくとも１ビットを
ＶＴＲの回転ヘッドドラムのヘッドスイッチングパルス
としたサ−ボ制御装置用パタ−ンジェネレ−タが提供さ
れる。
【００１０】本願の第３の発明によれば、発生すべきパ
タ−ンのタイムコンスタント及びそのパタ−ンのデ−タ
値を同一のアドレスに記憶するメモリ手段と、メモリ手
段の指定されたアドレスのタイムコンスタントに相当す
る期間を計数するカウント手段と、カウント手段の計数
期間中、メモリ手段の上述のごとく指定されたアドレス
におけるデ−タ値を出力する手段と、カウント手段が計
数を終了する毎に上述のアドレスを変更する手段と、Ｖ
ＴＲの回転ヘッドドラムの実際の回転位置に応じたパル
スを発生するパルス発生手段と、出力されたデ−タ値の
少なくとも１ビットからなるヘッドスイッチングパルス
と発生したパルスとから回転ヘッドドラムの回転をサ−
ボ制御する手段とを備えたＶＴＲのサ−ボ制御装置が提
供される。
タ−ンのタイムコンスタント及びそのパタ−ンのデ−タ
値を同一のアドレスに記憶するメモリ手段と、メモリ手
段の指定されたアドレスのタイムコンスタントに相当す
る期間を計数するカウント手段と、カウント手段の計数
期間中、メモリ手段の上述のごとく指定されたアドレス
におけるデ−タ値を出力する手段と、カウント手段が計
数を終了する毎に上述のアドレスを変更する手段と、Ｖ
ＴＲの回転ヘッドドラムの実際の回転位置に応じたパル
スを発生するパルス発生手段と、出力されたデ−タ値の
少なくとも１ビットからなるヘッドスイッチングパルス
と発生したパルスとから回転ヘッドドラムの回転をサ−
ボ制御する手段とを備えたＶＴＲのサ−ボ制御装置が提
供される。
【００１１】
【作用】専用のカウント手段が、メモリ手段の指定され
たアドレスに記憶されているタイムコンスタントに相当
する期間を計数する。この指定されたアドレスにおける
デ−タ値がカウント手段の計数期間中出力される。カウ
ント手段が計数を終了する毎にアドレスが変更される。 従って、任意に設定可能なタイムコンスタントを有する
パタ−ンを、ソフトウエアの介在なしに発生させること
ができる。
たアドレスに記憶されているタイムコンスタントに相当
する期間を計数する。この指定されたアドレスにおける
デ−タ値がカウント手段の計数期間中出力される。カウ
ント手段が計数を終了する毎にアドレスが変更される。 従って、任意に設定可能なタイムコンスタントを有する
パタ−ンを、ソフトウエアの介在なしに発生させること
ができる。
【００１２】この出力されたパタ−ンの少なくとも１ビ
ットをＶＴＲの回転ヘッドドラムのヘッドスイッチング
パルスに設定することにより、このパタ−ンジェネレ−
タの自走周期がこのヘッドスイッチングパルスに同期す
ることとなる。即ち、このパタ−ンジェネレ−タから出
力されるパタ−ンが全てのヘッドスイッチングパルスに
同期することとなり、ジッタ成分の極めて少ないパタ−
ンを容易に発生することができる。
ットをＶＴＲの回転ヘッドドラムのヘッドスイッチング
パルスに設定することにより、このパタ−ンジェネレ−
タの自走周期がこのヘッドスイッチングパルスに同期す
ることとなる。即ち、このパタ−ンジェネレ−タから出
力されるパタ−ンが全てのヘッドスイッチングパルスに
同期することとなり、ジッタ成分の極めて少ないパタ−
ンを容易に発生することができる。
【００１３】ＶＴＲのサ−ボ制御装置においては、ＶＴ
Ｒの回転ヘッドドラムの実際の回転位置に応じたパルス
と、上述のごとく同期したヘッドスイッチングパルスと
から回転ヘッドドラムの回転がサ−ボ制御される。
Ｒの回転ヘッドドラムの実際の回転位置に応じたパルス
と、上述のごとく同期したヘッドスイッチングパルスと
から回転ヘッドドラムの回転がサ−ボ制御される。
【００１４】
【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。
明する。
【００１５】図２は本発明の一実施例としてＶＴＲのサ
−ボ制御装置の構成を概略的に示すブロック図である。
−ボ制御装置の構成を概略的に示すブロック図である。
【００１６】同図において、１０はサ−ボ制御用のマイ
クロコンピュ−タを示している。このマイクロコンピュ
−タ１０は、ＣＰＵ１１、ＲＯＭ（リ−ドオンリメモリ
）１２、及びＲＡＭ（ランダムアクセスメモリ）１３の
他に、ＰＰＧ（プログラマブルパタ−ンジェネレ−タ）
１４、ＦＲＣ（フリ−ランカウンタ）キャプチャ回路１
５、駆動パルス発生回路１６、シリアルデ−タの入出力
変換を行うためのＳＩＯ（シリアルインタフェ−スユニ
ット）１７、タイマ／カウンタ１８、Ａ／Ｄコンバ−タ
１９、及び汎用入出力ポ−ト２０を有しており、これら
が内部バス２１を介して互いに接続されている。
クロコンピュ−タを示している。このマイクロコンピュ
−タ１０は、ＣＰＵ１１、ＲＯＭ（リ−ドオンリメモリ
）１２、及びＲＡＭ（ランダムアクセスメモリ）１３の
他に、ＰＰＧ（プログラマブルパタ−ンジェネレ−タ）
１４、ＦＲＣ（フリ−ランカウンタ）キャプチャ回路１
５、駆動パルス発生回路１６、シリアルデ−タの入出力
変換を行うためのＳＩＯ（シリアルインタフェ−スユニ
ット）１７、タイマ／カウンタ１８、Ａ／Ｄコンバ−タ
１９、及び汎用入出力ポ−ト２０を有しており、これら
が内部バス２１を介して互いに接続されている。
【００１７】このマイクロコンピュ−タ１０には、ＶＴ
Ｒの回転ヘッドドラム２２、ＣＴＬ（コントロ−ル）ヘ
ッド２３、駆動回路２４を介してキャプスタン駆動用モ
−タ２５、駆動回路２６を介して回転ヘッドドラム駆動
用モ−タ２７、キャプスタンの周波数ジェネレ−タ２８
、回転ヘッドドラム２２の周波数ジェネレ−タ２９、回
転ヘッドドラム２２のパルスジェネレ−タ３０、及び水
晶発振子３１等が接続されている。
Ｒの回転ヘッドドラム２２、ＣＴＬ（コントロ−ル）ヘ
ッド２３、駆動回路２４を介してキャプスタン駆動用モ
−タ２５、駆動回路２６を介して回転ヘッドドラム駆動
用モ−タ２７、キャプスタンの周波数ジェネレ−タ２８
、回転ヘッドドラム２２の周波数ジェネレ−タ２９、回
転ヘッドドラム２２のパルスジェネレ−タ３０、及び水
晶発振子３１等が接続されている。
【００１８】ＰＰＧ１４は、種々の信号パタ−ン、例え
ば、回転ヘッドドラム２２のヘッドスイッチングパルス
ＨＳＷ、図示しないヘッドアンプの制御信号ＨＡＭＰ、
ＣＴＬヘッド２３の記録コントロ−ル信号ＲＥＣ−ＣＴ
Ｌ、疑似垂直同期信号ＦＶ、オ−ディオヘッドスイッチ
ングパルスＡ−ＨＳＷ等のパタ−ンを発生する。このＰ
ＰＧ１４の構成及び動作については後に詳しく説明する
。
ば、回転ヘッドドラム２２のヘッドスイッチングパルス
ＨＳＷ、図示しないヘッドアンプの制御信号ＨＡＭＰ、
ＣＴＬヘッド２３の記録コントロ−ル信号ＲＥＣ−ＣＴ
Ｌ、疑似垂直同期信号ＦＶ、オ−ディオヘッドスイッチ
ングパルスＡ−ＨＳＷ等のパタ−ンを発生する。このＰ
ＰＧ１４の構成及び動作については後に詳しく説明する
。
【００１９】ＦＲＣキャプチャ回路１５は、フリ−ラン
カウンタを中心に構成されており、キャプスタンの周波
数ジェネレ−タ２８から印加されるキャプスタン周波数
パルスＣ−ＦＧ、回転ヘッドドラム２２の周波数ジェネ
レ−タ２９から印加されるドラム周波数パルスＤ−ＦＧ
、回転ヘッドドラム２２のパルスジェネレ−タ３０から
印加されるドラムパルスＤ−ＰＧ、ＣＴＬヘッド２３か
ら印加される再生コントロ−ル信号ＰＬ−ＣＴＬ、さら
に垂直同期信号ＶＳＹＮＣのエッジのタイミングを検出
してその時のフリ−ランカウンタの内容をラッチする。 従って各モ−タの実際の回転位置がこのフリ−ランカウ
ンタの計測値として表されることとなり、ラッチされた
計測値はＣＰＵ１１に印加される。上述のパルスジェネ
レ−タ３０は本発明のパルス発生手段に相当する。
カウンタを中心に構成されており、キャプスタンの周波
数ジェネレ−タ２８から印加されるキャプスタン周波数
パルスＣ−ＦＧ、回転ヘッドドラム２２の周波数ジェネ
レ−タ２９から印加されるドラム周波数パルスＤ−ＦＧ
、回転ヘッドドラム２２のパルスジェネレ−タ３０から
印加されるドラムパルスＤ−ＰＧ、ＣＴＬヘッド２３か
ら印加される再生コントロ−ル信号ＰＬ−ＣＴＬ、さら
に垂直同期信号ＶＳＹＮＣのエッジのタイミングを検出
してその時のフリ−ランカウンタの内容をラッチする。 従って各モ−タの実際の回転位置がこのフリ−ランカウ
ンタの計測値として表されることとなり、ラッチされた
計測値はＣＰＵ１１に印加される。上述のパルスジェネ
レ−タ３０は本発明のパルス発生手段に相当する。
【００２０】ＣＰＵ１１は、ＦＲＣキャプチャ回路１５
から与えられるパルスエッジの計測値を用いＰＰＧ１４
から発生したパタ−ン信号のエッジとの差から演算を行
い、最終的にモ−タの制御量を駆動パルス発生回路１６
へ出力する。例えば、ＦＲＣキャプチャ回路１５からの
ドラムパルスＤ−ＰＧのエッジの計測値とＰＰＧ１４か
ら発生せしめられるヘッドスイッチングパルスＨＳＷの
エッジの計測値との差が一定値又は零となるような回転
ヘッドドラム駆動用モ−タ２７の制御量を駆動パルス発
生回路１６へ出力する。ＣＰＵ１１は本発明のサ−ボ制
御する手段に相当する。
から与えられるパルスエッジの計測値を用いＰＰＧ１４
から発生したパタ−ン信号のエッジとの差から演算を行
い、最終的にモ−タの制御量を駆動パルス発生回路１６
へ出力する。例えば、ＦＲＣキャプチャ回路１５からの
ドラムパルスＤ−ＰＧのエッジの計測値とＰＰＧ１４か
ら発生せしめられるヘッドスイッチングパルスＨＳＷの
エッジの計測値との差が一定値又は零となるような回転
ヘッドドラム駆動用モ−タ２７の制御量を駆動パルス発
生回路１６へ出力する。ＣＰＵ１１は本発明のサ−ボ制
御する手段に相当する。
【００２１】駆動パルス発生回路１６はデュ−ティ制御
回路であり、ＣＰＵ１１から与えられた制御量に応じて
、キャプスタン駆動用モ−タ２５及び回転ヘッドドラム
駆動用モ−タ２７の回転速度及び位相を制御するＰＷＭ
（パルス幅変調）信号を作成し、駆動回路２４及び駆動
回路２６へそれぞれ出力する。これによってキャプスタ
ン駆動用モ−タ２５及び回転ヘッドドラム駆動用モ−タ
２７がサ−ボ制御されることとなる。
回路であり、ＣＰＵ１１から与えられた制御量に応じて
、キャプスタン駆動用モ−タ２５及び回転ヘッドドラム
駆動用モ−タ２７の回転速度及び位相を制御するＰＷＭ
（パルス幅変調）信号を作成し、駆動回路２４及び駆動
回路２６へそれぞれ出力する。これによってキャプスタ
ン駆動用モ−タ２５及び回転ヘッドドラム駆動用モ−タ
２７がサ−ボ制御されることとなる。
【００２２】Ａ／Ｄコンバ−タ１９は、調整用デ−タ、
キャプスタンセンサからの信号、及びメカニズムセンサ
からの信号等を入力するために設けられている。
キャプスタンセンサからの信号、及びメカニズムセンサ
からの信号等を入力するために設けられている。
【００２３】汎用入出力ポ−ト２０は、リ−ルセンサか
らの信号を入力すると共にキャプスタン制御信号及びメ
カニズム制御信号等を出力する。
らの信号を入力すると共にキャプスタン制御信号及びメ
カニズム制御信号等を出力する。
【００２４】図１は、ＰＰＧ１４の構成をより詳しく表
すブロック図である。
すブロック図である。
【００２５】同図において、４０は３２ビットのＲＡＭ
を示している。このＲＡＭ４０は、マイクロコンピュ−
タに内蔵された前述のＲＡＭ１３（図２参照）の一部を
利用してもよいし、専用のものを設けてもよい。ＲＡＭ
４０は、３つの領域４０ａ 、４０ｂ 、及び４０ｃ
に分割されており、各領域４０ａ 、４０ｂ 、及び４
０ｃ は、同一のアドレスに１６ビットのタイムコンス
タントデ−タ、８ビットの出力デ−タ、及び８ビットの
出力ポ−トコントロ−ルデ−タをそれぞれ格納できるよ
うに構成されている。これらのデ−タは、ＲＡＭ４０へ
あらかじめ書き込んでおいてもよいし、モ−ド切り換え
のイニシャライズ毎にＣＰＵ１１からの指示で書き込む
ようにしてもよい。ＲＡＭ４０は本発明のメモリ手段に
相当する。
を示している。このＲＡＭ４０は、マイクロコンピュ−
タに内蔵された前述のＲＡＭ１３（図２参照）の一部を
利用してもよいし、専用のものを設けてもよい。ＲＡＭ
４０は、３つの領域４０ａ 、４０ｂ 、及び４０ｃ
に分割されており、各領域４０ａ 、４０ｂ 、及び４
０ｃ は、同一のアドレスに１６ビットのタイムコンス
タントデ−タ、８ビットの出力デ−タ、及び８ビットの
出力ポ−トコントロ−ルデ−タをそれぞれ格納できるよ
うに構成されている。これらのデ−タは、ＲＡＭ４０へ
あらかじめ書き込んでおいてもよいし、モ−ド切り換え
のイニシャライズ毎にＣＰＵ１１からの指示で書き込む
ようにしてもよい。ＲＡＭ４０は本発明のメモリ手段に
相当する。
【００２６】ＲＡＭ４０にはインクリメント機能を有す
るレジスタ（ＤＭＰＴＲ）４１が接続されており、この
ＤＭＰＴＲ４１がＲＡＭ４０のアドレスを与えるように
構成されている。このＤＭＰＴＲ４１には、ＲＡＭ４０
の開始アドレスを与えるレジスタ（ＩＤＭＰＴＲ）４２
が接続されている。ＩＤＭＰＴＲ４２はＣＰＵ１１（図
２参照）と内部バス４３を介して接続されており、モ−
ド切り換えのイニシャライズ時等にＣＰＵ１１からＲＡ
Ｍ４０の開始アドレスがロ−ドされる。このＤＭＰＴＲ
４１は本発明のアドレスを変更する手段に相当する。
るレジスタ（ＤＭＰＴＲ）４１が接続されており、この
ＤＭＰＴＲ４１がＲＡＭ４０のアドレスを与えるように
構成されている。このＤＭＰＴＲ４１には、ＲＡＭ４０
の開始アドレスを与えるレジスタ（ＩＤＭＰＴＲ）４２
が接続されている。ＩＤＭＰＴＲ４２はＣＰＵ１１（図
２参照）と内部バス４３を介して接続されており、モ−
ド切り換えのイニシャライズ時等にＣＰＵ１１からＲＡ
Ｍ４０の開始アドレスがロ−ドされる。このＤＭＰＴＲ
４１は本発明のアドレスを変更する手段に相当する。
【００２７】ＤＭＰＴＲ４１には一致検出機能を有する
１６ビットのレジスタ（ＰＧＴＣＭＰ）４４が接続され
ており、ＤＭＰＴＲ４１はこのＰＧＴＣＭＰ４４から与
えられる一致信号によってインクリメントされる。ＰＧ
ＴＣＭＰ４４は、ＲＡＭ４０の領域４０ａ とタイムベ
−ス用のカウンタ（ＰＧＴＭ）４５とに接続されており
、ＰＧＴＭ４５の内容とＲＡＭ４０の領域４０ａ のア
ドレス指定されたタイムコンスタントデ−タとを比較し
、両者が一致した際に一致信号を出力する。
１６ビットのレジスタ（ＰＧＴＣＭＰ）４４が接続され
ており、ＤＭＰＴＲ４１はこのＰＧＴＣＭＰ４４から与
えられる一致信号によってインクリメントされる。ＰＧ
ＴＣＭＰ４４は、ＲＡＭ４０の領域４０ａ とタイムベ
−ス用のカウンタ（ＰＧＴＭ）４５とに接続されており
、ＰＧＴＭ４５の内容とＲＡＭ４０の領域４０ａ のア
ドレス指定されたタイムコンスタントデ−タとを比較し
、両者が一致した際に一致信号を出力する。
【００２８】ＰＧＴＭ４５は、セレクタ４６を介して印
加される信号によってクリアされ、クロック（ＣＬＯＣ
Ｋ）に応じてインクリメントするように構成されている
。このＰＧＴＭ４５は本発明のカウント手段に相当する
。
加される信号によってクリアされ、クロック（ＣＬＯＣ
Ｋ）に応じてインクリメントするように構成されている
。このＰＧＴＭ４５は本発明のカウント手段に相当する
。
【００２９】カウンタ（ＤＭＣＴ）４７はＰＧＴＣＭＰ
４４に接続されており、このＰＧＴＣＭＰ４４から与え
られる一致信号によってインクリメントされる。このＤ
ＭＣＴ４７は一致検出機能を有するレジスタ（ＩＤＭＣ
ＮＴ）４８が接続されている。ＩＤＭＣＮＴ４８はＣＰ
Ｕ１１（図２参照）と内部バス４９を介して接続されて
おり、モ−ド切り換えのイニシャライズ時等にＣＰＵ１
１からＲＡＭ４０のアドレス変更の設定回数がロ−ドさ
れる。ＩＤＭＣＮＴ４８は、ＤＭＣＴ４７の内容とＣＰ
Ｕ１１からロ−ドされたＲＡＭ４０のアドレス変更の設
定回数とを比較し、両者が一致した際に一致信号を出力
する。この一致信号はＤＭＣＴ４７に印加されてこのカ
ウンタをクリアすると共に、ＤＭＰＴＲ４１に印加され
てこのレジスタにＩＤＭＰＴＲ４２から開始アドレスを
ロ−ドさせる。さらにこの一致信号は、セレクタ４６に
印加される。
４４に接続されており、このＰＧＴＣＭＰ４４から与え
られる一致信号によってインクリメントされる。このＤ
ＭＣＴ４７は一致検出機能を有するレジスタ（ＩＤＭＣ
ＮＴ）４８が接続されている。ＩＤＭＣＮＴ４８はＣＰ
Ｕ１１（図２参照）と内部バス４９を介して接続されて
おり、モ−ド切り換えのイニシャライズ時等にＣＰＵ１
１からＲＡＭ４０のアドレス変更の設定回数がロ−ドさ
れる。ＩＤＭＣＮＴ４８は、ＤＭＣＴ４７の内容とＣＰ
Ｕ１１からロ−ドされたＲＡＭ４０のアドレス変更の設
定回数とを比較し、両者が一致した際に一致信号を出力
する。この一致信号はＤＭＣＴ４７に印加されてこのカ
ウンタをクリアすると共に、ＤＭＰＴＲ４１に印加され
てこのレジスタにＩＤＭＰＴＲ４２から開始アドレスを
ロ−ドさせる。さらにこの一致信号は、セレクタ４６に
印加される。
【００３０】セレクタ４６は、ＩＤＭＣＮＴ４８からの
上述の一致信号、ＰＧＴＣＭＰ４４からの一致信号、又
は外部トリガをＣＰＵ１１からの指示により選択する。 外部トリガは、ワンショット機能を得たい場合、外乱が
あって特に外部トリガによって制御したい場合等に選択
される。
上述の一致信号、ＰＧＴＣＭＰ４４からの一致信号、又
は外部トリガをＣＰＵ１１からの指示により選択する。 外部トリガは、ワンショット機能を得たい場合、外乱が
あって特に外部トリガによって制御したい場合等に選択
される。
【００３１】レジスタ（ＰＧＯＵＴ）５０は、ＲＡＭ４
０及びマイクロコンピュ−タの汎用ポ−トレジスタであ
る出力ポ−ト（ＰＯＲＴ）５１に接続されている。この
ＰＧＯＵＴ５０は、ＲＡＭ４０のアドレス指定されてい
る領域４０ｂ 及び４０ｃ に格納されている８ビット
の出力デ−タ及び８ビットの出力ポ−トコントロ−ルデ
−タを受け取り、ＰＯＲＴ５１へ出力する。その結果、
出力ポ−トコントロ−ルデ−タによって「１」に指定さ
れたＰＯＲＴ５１のビットはアクティブとなり、「０」
に指定されたビットはハイインピ−ダンスとなる。アク
ティブとなったＰＯＲＴ５１のビット、即ち本パタ−ン
ジェネレ−タの出力端子のアクティブとなったビットは
、出力デ−タに応じてハイ（Ｈ）又はロ−（Ｌ）に制御
される。この出力端子の１ビットには、図１に示すよう
にヘッドスイッチングパルスＨＳＷが出力される。出力
端子のその他のビットには、他のパタ−ン、例えば、ヘ
ッドアンプの制御信号ＨＡＭＰ、ＣＴＬヘッドの記録コ
ントロ−ル信号ＲＥＣ−ＣＴＬ、疑似垂直同期信号ＦＶ
、オ−ディオヘッドスイッチングパルスＡ−ＨＳＷ等の
パタ−ンが出力される。 上述のＰＧＯＵＴ５０及びＰＯＲＴ５１は本発明のデ−
タ値を出力する手段に相当する。
０及びマイクロコンピュ−タの汎用ポ−トレジスタであ
る出力ポ−ト（ＰＯＲＴ）５１に接続されている。この
ＰＧＯＵＴ５０は、ＲＡＭ４０のアドレス指定されてい
る領域４０ｂ 及び４０ｃ に格納されている８ビット
の出力デ−タ及び８ビットの出力ポ−トコントロ−ルデ
−タを受け取り、ＰＯＲＴ５１へ出力する。その結果、
出力ポ−トコントロ−ルデ−タによって「１」に指定さ
れたＰＯＲＴ５１のビットはアクティブとなり、「０」
に指定されたビットはハイインピ−ダンスとなる。アク
ティブとなったＰＯＲＴ５１のビット、即ち本パタ−ン
ジェネレ−タの出力端子のアクティブとなったビットは
、出力デ−タに応じてハイ（Ｈ）又はロ−（Ｌ）に制御
される。この出力端子の１ビットには、図１に示すよう
にヘッドスイッチングパルスＨＳＷが出力される。出力
端子のその他のビットには、他のパタ−ン、例えば、ヘ
ッドアンプの制御信号ＨＡＭＰ、ＣＴＬヘッドの記録コ
ントロ−ル信号ＲＥＣ−ＣＴＬ、疑似垂直同期信号ＦＶ
、オ−ディオヘッドスイッチングパルスＡ−ＨＳＷ等の
パタ−ンが出力される。 上述のＰＧＯＵＴ５０及びＰＯＲＴ５１は本発明のデ−
タ値を出力する手段に相当する。
【００３２】次にこのＰＰＧ１４の動作を説明する。
【００３３】まず、ＤＭＰＴＲ４１で設定されたアドレ
スのＲＡＭ４０に格納されているタイムコンスタントデ
−タがＰＧＴＣＭＰ４４へ、同一アドレスの出力デ−タ
及び出力ポ−トコントロ−ルデ−タがＰＧＯＵＴ５０へ
それぞれ送りこまれる。タイムコンスタントデ−タが送
り込まれたＰＧＴＣＭＰ４４へは、前述したようにＰＧ
ＴＭ４５の内容が印加される。このＰＧＴＭ４５はクロ
ックによってカウントアップされている。ＰＧＴＭ４５
の内容がタイムコンスタントデ−タに等しくなるまで出
力にはＰＧＯＵＴ５０で設定されたパタ−ン、即ち、同
一アドレスの出力デ−タ及び出力ポ−トコントロ−ルデ
−タによるパタ−ンが出力される。
スのＲＡＭ４０に格納されているタイムコンスタントデ
−タがＰＧＴＣＭＰ４４へ、同一アドレスの出力デ−タ
及び出力ポ−トコントロ−ルデ−タがＰＧＯＵＴ５０へ
それぞれ送りこまれる。タイムコンスタントデ−タが送
り込まれたＰＧＴＣＭＰ４４へは、前述したようにＰＧ
ＴＭ４５の内容が印加される。このＰＧＴＭ４５はクロ
ックによってカウントアップされている。ＰＧＴＭ４５
の内容がタイムコンスタントデ−タに等しくなるまで出
力にはＰＧＯＵＴ５０で設定されたパタ−ン、即ち、同
一アドレスの出力デ−タ及び出力ポ−トコントロ−ルデ
−タによるパタ−ンが出力される。
【００３４】ＰＧＴＭ４５の内容がタイムコンスタント
デ−タに一致すると、ＤＭＰＴＲ４１がインクリメント
され、ＲＡＭ４０の次のアドレスがアクセスされてその
タイムコンスタントデ−タと出力デ−タ及び出力ポ−ト
コントロ−ルデ−タとがＰＧＴＣＭＰ４４とＰＧＯＵＴ
５０とへそれぞれ送りこまれる。同時にＤＭＣＴ４７が
インクリメントされる。
デ−タに一致すると、ＤＭＰＴＲ４１がインクリメント
され、ＲＡＭ４０の次のアドレスがアクセスされてその
タイムコンスタントデ−タと出力デ−タ及び出力ポ−ト
コントロ−ルデ−タとがＰＧＴＣＭＰ４４とＰＧＯＵＴ
５０とへそれぞれ送りこまれる。同時にＤＭＣＴ４７が
インクリメントされる。
【００３５】以上の処理が繰り返し行われ、ＤＭＣＴ４
７の内容がＩＤＭＣＮＴ４８にセットされている内容、
即ちＲＡＭ４０のアドレス変更の設定回数に一致した場
合は、ＩＤＭＰＴＲ４２の内容がＤＭＰＴＲ４１にロ−
ドされてＲＡＭ４０のアドレスが開始アドレスに戻る。 これによって一連のパタ−ンの１周期分が発生すること
となる。
７の内容がＩＤＭＣＮＴ４８にセットされている内容、
即ちＲＡＭ４０のアドレス変更の設定回数に一致した場
合は、ＩＤＭＰＴＲ４２の内容がＤＭＰＴＲ４１にロ−
ドされてＲＡＭ４０のアドレスが開始アドレスに戻る。 これによって一連のパタ−ンの１周期分が発生すること
となる。
【００３６】セレクタ４６を操作して、ＰＧＴＣＭＰ４
４の一致信号又はＩＤＭＣＮＴ４８の一致信号によって
ＰＧＴＭ４５をリセットするように設定すれば、このＰ
ＰＧ１４は自走することとなる。ＰＧＴＣＭＰ４４の一
致信号でＰＧＴＭ４５をリセットするように設定すると
、アドレスが変更される毎にタイムコンスタントデ−タ
の計数開始時点が現れることとなる。また、ＩＤＭＣＮ
Ｔ４８の一致信号でＰＧＴＭ４５をリセットするように
設定すると、アドレス変更が設定回数に達した毎にタイ
ムコンスタントデ−タの計数開始時点が現れることとな
る。どちらの一致信号を選択するかは、発生すべきパタ
−ンのタイムコンスタントを各周期の始点から計数開始
するか、前のパタ−ンの終了時点から計数開始するかと
いうタイムコンスタントの設定の仕方等に従って任意に
行う。
４の一致信号又はＩＤＭＣＮＴ４８の一致信号によって
ＰＧＴＭ４５をリセットするように設定すれば、このＰ
ＰＧ１４は自走することとなる。ＰＧＴＣＭＰ４４の一
致信号でＰＧＴＭ４５をリセットするように設定すると
、アドレスが変更される毎にタイムコンスタントデ−タ
の計数開始時点が現れることとなる。また、ＩＤＭＣＮ
Ｔ４８の一致信号でＰＧＴＭ４５をリセットするように
設定すると、アドレス変更が設定回数に達した毎にタイ
ムコンスタントデ−タの計数開始時点が現れることとな
る。どちらの一致信号を選択するかは、発生すべきパタ
−ンのタイムコンスタントを各周期の始点から計数開始
するか、前のパタ−ンの終了時点から計数開始するかと
いうタイムコンスタントの設定の仕方等に従って任意に
行う。
【００３７】上述したように、ＲＡＭ４０に格納されて
いるタイムコンスタントデ−タに相当する期間中、その
タイムコンスタントデ−タと同一のアドレスにおけるデ
−タ値が出力される。即ち、図１に示すように、１６ビ
ットのタイムコンスタントデ−タが「００００００００
０００００１０１」であるとすると、ＰＧＴＭ４５が「
１０１」を計数する期間中、８ビットの出力デ−タ「０
００００００１」及び８ビットの出力ポ−トコントロ−
ルデ−タ「１１１１１１１１」がＰＧＯＵＴ５０へ送り
こまれる。出力ポ−トコントロ−ルデ−タの各ビットが
全て「１」であるため、ＰＯＲＴ５１の全てのビットが
アクティブとなり、出力デ−タ「０００００００１」は
そのまま出力端子から出力されてパタ−ンが形成される
。タイムコンスタントデ−タに相当する期間が終了する
とアドレスがインクリメントされ、次のタイムコンスタ
ントデ−タが「００００００００００００００１１」と
なる。 出力ポ−トコントロ−ルデ−タの各ビットが全て「１」
であるため、タイムコンスタントデ−タの「１１」に相
当する期間、出力デ−タ「１００００００１」が出力さ
れる。
いるタイムコンスタントデ−タに相当する期間中、その
タイムコンスタントデ−タと同一のアドレスにおけるデ
−タ値が出力される。即ち、図１に示すように、１６ビ
ットのタイムコンスタントデ−タが「００００００００
０００００１０１」であるとすると、ＰＧＴＭ４５が「
１０１」を計数する期間中、８ビットの出力デ−タ「０
００００００１」及び８ビットの出力ポ−トコントロ−
ルデ−タ「１１１１１１１１」がＰＧＯＵＴ５０へ送り
こまれる。出力ポ−トコントロ−ルデ−タの各ビットが
全て「１」であるため、ＰＯＲＴ５１の全てのビットが
アクティブとなり、出力デ−タ「０００００００１」は
そのまま出力端子から出力されてパタ−ンが形成される
。タイムコンスタントデ−タに相当する期間が終了する
とアドレスがインクリメントされ、次のタイムコンスタ
ントデ−タが「００００００００００００００１１」と
なる。 出力ポ−トコントロ−ルデ−タの各ビットが全て「１」
であるため、タイムコンスタントデ−タの「１１」に相
当する期間、出力デ−タ「１００００００１」が出力さ
れる。
【００３８】このように、ソフトウエアの介在なしにパ
タ−ンが出力されるため、ジッタ成分の極めて少ないパ
タ−ンを容易に発生することができる。しかも、このよ
うにして出力されるパタ−ンの１ビットをＶＴＲのヘッ
ドスイッチングパルスＨＳＷとすると、他のビットから
出力される全てのパタ−ン、例えば、ヘッドアンプの制
御信号ＨＡＭＰ、ＣＴＬヘッドの記録コントロ−ル信号
ＲＥＣ−ＣＴＬ、疑似垂直同期信号ＦＶ、オ−ディオヘ
ッドスイッチングパルスＡ−ＨＳＷ等のパタ−ンがこの
ヘッドスイッチングパルスＨＳＷにタイミング遅延なし
に確実に同期して発生することとなる。そのため、ＶＴ
Ｒのサ−ボ制御を精度よくかつ極めて容易に行うことが
できる。
タ−ンが出力されるため、ジッタ成分の極めて少ないパ
タ−ンを容易に発生することができる。しかも、このよ
うにして出力されるパタ−ンの１ビットをＶＴＲのヘッ
ドスイッチングパルスＨＳＷとすると、他のビットから
出力される全てのパタ−ン、例えば、ヘッドアンプの制
御信号ＨＡＭＰ、ＣＴＬヘッドの記録コントロ−ル信号
ＲＥＣ−ＣＴＬ、疑似垂直同期信号ＦＶ、オ−ディオヘ
ッドスイッチングパルスＡ−ＨＳＷ等のパタ−ンがこの
ヘッドスイッチングパルスＨＳＷにタイミング遅延なし
に確実に同期して発生することとなる。そのため、ＶＴ
Ｒのサ−ボ制御を精度よくかつ極めて容易に行うことが
できる。
【００３９】なお、上述した実施例では１つのヘッドス
イッチングパルスＨＳＷを用いているが、複数のヘッド
スイッチングパルスを発生するようにしてもよい。
イッチングパルスＨＳＷを用いているが、複数のヘッド
スイッチングパルスを発生するようにしてもよい。
【００４０】また、上述した実施例ではＲＡＭ４０が３
２ビットであるが、１６ビット、８ビットのＲＡＭを用
いてもよいし、複数のＲＡＭを連結したものであっても
よい。
２ビットであるが、１６ビット、８ビットのＲＡＭを用
いてもよいし、複数のＲＡＭを連結したものであっても
よい。
【００４１】さらに、本発明のメモリ手段は、ＲＡＭの
他にＲＯＭ、レジスタ、又はその他の記憶装置を用いて
もよい。
他にＲＯＭ、レジスタ、又はその他の記憶装置を用いて
もよい。
【００４２】
【発明の効果】以上詳細に説明したように本発明によれ
ば、発生すべきパタ−ンのタイムコンスタント及びその
パタ−ンのデ−タ値を同一のアドレスに記憶するメモリ
手段と、メモリ手段の指定されたアドレスのタイムコン
スタントに相当する期間を計数するカウント手段と、カ
ウント手段の計数期間中、メモリ手段の上述のごとく指
定されたアドレスにおけるデ−タ値を出力する手段と、
カウント手段が計数を終了する毎に上述のアドレスを変
更する手段とを備えているため、任意に設定可能なタイ
ムコンスタントを有するパタ−ンをソフトウエアの介在
なしに発生させることができる。
ば、発生すべきパタ−ンのタイムコンスタント及びその
パタ−ンのデ−タ値を同一のアドレスに記憶するメモリ
手段と、メモリ手段の指定されたアドレスのタイムコン
スタントに相当する期間を計数するカウント手段と、カ
ウント手段の計数期間中、メモリ手段の上述のごとく指
定されたアドレスにおけるデ−タ値を出力する手段と、
カウント手段が計数を終了する毎に上述のアドレスを変
更する手段とを備えているため、任意に設定可能なタイ
ムコンスタントを有するパタ−ンをソフトウエアの介在
なしに発生させることができる。
【００４３】この出力されたパタ−ンの少なくとも１ビ
ットをＶＴＲの回転ヘッドドラムのヘッドスイッチング
パルスに設定することにより、このパタ−ンジェネレ−
タの自走周期がこのヘッドスイッチングパルスに同期す
ることとなる。即ち、このパタ−ンジェネレ−タから出
力されるパタ−ンが全てのヘッドスイッチングパルスに
同期することとなり、ジッタ成分の極めて少ないパタ−
ンを容易に発生することができる。
ットをＶＴＲの回転ヘッドドラムのヘッドスイッチング
パルスに設定することにより、このパタ−ンジェネレ−
タの自走周期がこのヘッドスイッチングパルスに同期す
ることとなる。即ち、このパタ−ンジェネレ−タから出
力されるパタ−ンが全てのヘッドスイッチングパルスに
同期することとなり、ジッタ成分の極めて少ないパタ−
ンを容易に発生することができる。
【００４４】ＶＴＲのサ−ボ制御装置においては、ＶＴ
Ｒの回転ヘッドドラムの実際の回転位置に応じたパルス
と、上述のごとく同期したヘッドスイッチングパルスと
から回転ヘッドドラムの回転がサ−ボ制御されるので、
ＶＴＲのサ−ボ制御を精度よくかつ極めて容易に行うこ
とができる。
Ｒの回転ヘッドドラムの実際の回転位置に応じたパルス
と、上述のごとく同期したヘッドスイッチングパルスと
から回転ヘッドドラムの回転がサ−ボ制御されるので、
ＶＴＲのサ−ボ制御を精度よくかつ極めて容易に行うこ
とができる。
【図１】本発明の一実施例におけるＰＰＧの構成を詳し
く表すブロック図である。
く表すブロック図である。
【図２】図１の実施例におけるＶＴＲのサ−ボ制御装置
の構成を概略的に示すブロック図である。
の構成を概略的に示すブロック図である。
１０ マイクロコンピュ−タ
１１ ＣＰＵ
１２ ＲＯＭ
１３、４０ ＲＡＭ
１４ ＰＰＧ
１５ ＦＲＣキャプチャ回路
１６ 駆動パルス発生回路
１７ ＳＩＯ
１８ タイマ／カウンタ
１９ Ａ／Ｄコンバ−タ
２０ 汎用入出力ポ−ト
２１、４３、４９ 内部バス
２２ 回転ヘッドドラム
２３ ＣＴＬヘッド２３
２４、２６ 駆動回路
２５ キャプスタン駆動用モ−タ
２７ 回転ヘッドドラム駆動用モ−タ２８、２９
周波数ジェネレ−タ ３０ パルスジェネレ−タ ４０ａ 、４０ｂ 、４０ｃ 領域４１ ＤＭＰ
ＴＲ ４２ ＩＤＭＰＴＲ ４４ ＰＧＴＣＭＰ ４５ ＰＧＴＭ ４６ セレクタ ４７ ＤＭＣＴ ４８ ＩＤＭＣＮＴ ５０ ＰＧＯＵＴ ５１ ＰＯＲＴ
周波数ジェネレ−タ ３０ パルスジェネレ−タ ４０ａ 、４０ｂ 、４０ｃ 領域４１ ＤＭＰ
ＴＲ ４２ ＩＤＭＰＴＲ ４４ ＰＧＴＣＭＰ ４５ ＰＧＴＭ ４６ セレクタ ４７ ＤＭＣＴ ４８ ＩＤＭＣＮＴ ５０ ＰＧＯＵＴ ５１ ＰＯＲＴ
Claims (3)
- 【請求項１】 発生すべきパタ−ンのタイムコンスタ
ント及び該パタ−ンのデ−タ値を同一のアドレスに記憶
するメモリ手段と、該メモリ手段の指定されたアドレス
のタイムコンスタントに相当する期間を計数するカウン
ト手段と、該カウント手段の計数期間中、前記メモリ手
段の前記指定されたアドレスにおけるデ−タ値を出力す
る手段と、前記カウント手段が計数を終了する毎に前記
アドレスを変更する手段とを備えたことを特徴とするサ
−ボ制御装置用パタ−ンジェネレ−タ。 - 【請求項２】 発生すべきパタ−ンのタイムコンスタ
ント及び該パタ−ンのデ−タ値を同一のアドレスに記憶
するメモリ手段と、該メモリ手段の指定されたアドレス
のタイムコンスタントに相当する期間を計数するカウン
ト手段と、該カウント手段の計数期間中、前記メモリ手
段の前記指定されたアドレスにおけるデ−タ値を出力す
る手段と、前記カウント手段が計数を終了する毎に前記
アドレスを変更する手段とを備えており、前記出力され
たデ−タ値の少なくとも１ビットをＶＴＲの回転ヘッド
ドラムのヘッドスイッチングパルスとしたことを特徴と
するサ−ボ制御装置用パタ−ンジェネレ−タ。 - 【請求項３】 発生すべきパタ−ンのタイムコンスタ
ント及び該パタ−ンのデ−タ値を同一のアドレスに記憶
するメモリ手段と、該メモリ手段の指定されたアドレス
のタイムコンスタントに相当する期間を計数するカウン
ト手段と、該カウント手段の計数期間中、前記メモリ手
段の前記指定されたアドレスにおけるデ−タ値を出力す
る手段と、前記カウント手段が計数を終了する毎に前記
アドレスを変更する手段と、ＶＴＲの回転ヘッドドラム
の実際の回転位置に応じたパルスを発生するパルス発生
手段と、前記出力されたデ−タ値の少なくとも１ビット
からなるヘッドスイッチングパルスと前記発生したパル
スとから前記回転ヘッドドラムの回転をサ−ボ制御する
手段とを備えたことを特徴とするＶＴＲのサ−ボ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404343A JPH04221452A (ja) | 1990-12-20 | 1990-12-20 | サ−ボ制御装置用パタ−ンジェネレ−タ及びｖｔｒのサ−ボ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404343A JPH04221452A (ja) | 1990-12-20 | 1990-12-20 | サ−ボ制御装置用パタ−ンジェネレ−タ及びｖｔｒのサ−ボ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221452A true JPH04221452A (ja) | 1992-08-11 |
Family
ID=18514021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404343A Pending JPH04221452A (ja) | 1990-12-20 | 1990-12-20 | サ−ボ制御装置用パタ−ンジェネレ−タ及びｖｔｒのサ−ボ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221452A (ja) |
-
1990
- 1990-12-20 JP JP2404343A patent/JPH04221452A/ja active Pending
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