JP2811687B2 - サーボ装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は位相誤差検出手段と速度誤差検出手段を備え
た回転体のサーボ装置に関するものである。

従来の技術 第９図は家庭用ビデオテープレコーダのサーボシステ
ムの、再生時における代表的な機能ブロック図を示した
ものである。第９図において、１は映像信号の録再用ヘ
ッドが取り付けられた回転シリンダを駆動するシリンダ
モータであり、前記回転シリンダにはその回転速度に依
存した周波数の交流信号を発生する周波数発電機２と、
１回転あたり１回の位置検出信号を発生する位置検出器
３が連結されている。前記周波数発電機２の出力信号は
FG信号増幅器４によって増幅ならびに波形整形され、そ
の出力は分周器５およびコントローラ６に供給され、前
記位置検出器３の出力はPG信号増幅器７によって増幅な
らびに波形整形され、その出力はリセット信号として前
記分周器５に供給されている。また、水晶発振子８が接
続されたクロック発生器９の出力信号は、分周器10を経
由してシリンダ位相系カウンタ11、シリンダ速度系カウ
ンタ12、キャプスタン位相系カウンタ32、キャプスタン
速度系カウンタ28にそれぞれクロックパルスとして供給
されている。

前記シリンダ位相系カウンタ11のビット数は16ビット
構成になっており、16ビットのシリンダ位相系ROM（読
み出し専用メモリ）13からプリセットデータが供給さ
れ、その出力はデコーダ14と10ビットのラッチ15に供給
され、前記デコーダ14の第１の出力はプリセット信号と
して前記シリンダ位相系カウンタ11に供給され、同第２
の出力は遅延回路16に供給され、前記ラッチ15の出力デ
ータは10ビットのＤ−Ａコンバータ（ディジタル−アナ
ログ変換器）17に供給されている。なお、前記ラッチ15
には前記シリンダ位相系ROM13の16ビットの出力データ
のうちLSB（最下位ビット）を含む下位10ビットのデー
タが供給されている。

また、前記分周器５の出力はロード信号として前記ラ
ッチ15に供給され、前記コントローラ６の第１の出力は
ロード信号として８ビットのラッチ18に供給され、同第
２の出力はプリセット信号として前記シリンダ速度系カ
ウンタ12に供給されている。

前記シリンダ速度系カウンタ12は12ビット構成になっ
ており、12ビットのシリンダ速度系ROM19からプリセッ
トデータが供給され、その出力データのうちLSBを含む
下位８ビットのデータが前記ラッチ18に供給され、前記
ラッチ18の出力データは８ビットのＤ−Ａコンバータ20
に供給されている。

さらに、前記Ｄ−Ａコンバータ17と前記Ｄ−Ａコンバ
ータ20の出力は合成回路21によって合成され、前記合成
回路21の出力信号がシリンダ駆動回路22に供給されてい
る。

一方、磁気テープを走行させるためのキャプスタンモ
ータ23には周波数発電機24が連結され、前記周波数発電
機24の出力信号は、FG信号増幅器25によって増幅ならび
に波形整形されたのちにコントローラ26に供給され、前
記コントローラ26の第１の出力はロード信号として８ビ
ットのラッチ27に供給され、同第２の出力はプリセット
信号として10ビットのキャプスタン速度系カウンタ28に
供給されている。

また、磁気テープに一定間隔で記録されたコントロー
ル信号を再生するコントロールヘッド29の出力信号は、
コントロール信号増幅器30によって増幅ならびに波形整
形されたのち、ロード信号として10ビットのラッチ31に
供給されている。

前記キャプスタン速度系カウンタ28と、15ビットのキ
ャプスタン位相系カウンタ32には前記分周器10からそれ
ぞれクロックパルスが供給されている。前記キャプスタ
ン位相系カウンタ32には前記遅延回路16からプリセート
信号が供給され、その出力データのうち、LSBを含む下
位10ビットのデータが前記ラッチ31に供給され、前記ラ
ッチ31の出力データは10ビットのＤ−Ａコンバータ33に
供給されている。前記キャプスタン速度系カウンタ28に
は10ビットのキャプスタン速度系ROM34からプリセット
データが供給され、その出力データのうちLSBを含む下
位８ビットのデータが前記ラッチ27に供給され、前記ラ
ッチ27の出力データは８ビットのＤ−Ａコンバータ35に
供給されている。

さらに、前記Ｄ−Ａコンバータ33と前記Ｄ−Ａコンバ
ータ35の出力は合成回路36によって合成され、前記合成
回路36の出力信号がキャプスタン駆動回路37に供給され
ている。

第９図において、シリンダモータ１に連結された周波
数発電機２は１回転あたり６サイクルの交流信号を発生
するものとし、分周器５は６分の１の分周動作を行なう
ものとする。また、NTSC仕様（日本および米国において
採用されているテレビジョン放送の規格）においてはシ
リンダモータ１の基準回転数は1800rpmであり、このと
き前記周波数発電機２の出力周波数は180Hzで、位置検
出器３の出力周波数30Hzとなる。したがって、分周器５
からは前記シリンダモータ１の回転位相に依存した位相
を有した信号が得られ、この信号が回転位相信号とな
る。また、シリンダ位相系カウンタ11には一定周波数の
クロックパルスが供給され、所定のカウント値になった
ときにデコーダ14が出力パルスを発生するから、前記デ
コーダ14の第１の出力がシリンダ位相系の基準位相信号
となり、同第２の出力がトラッキング調整のための遅延
回路16を経てキャプスタン位相系の基準位相信号とな
る。さらに、コントロールヘッド29からは磁気テープの
走行位相に依存したコントロール再生信号が得られるか
ら、コントロール信号増幅器30の出力信号がキャプスタ
ン位相系の走行位相信号となる。

一方、FG信号増幅器４からは回転シリンダの回転速度
信号が得られ、FG信号増幅器25からはキャプスタンの回
転速度信号が得られる。

コントローラ６は前記FG信号増幅器４の出力信号のリ
ーディングエッジ（前縁）において、まず、シリンダ速
度系カウンタ12のカウント値をラッチ18に取り込むロー
ド信号を発生し、続いて前記シリンダ速度系カウンタ12
のプリセット信号を発生する。キャプスタン速度系のコ
ントローラ26もまた前記コントローラ６と同様の動作を
行なう。したがって、シリンダ位相系のラッチ15にはシ
リンダの回転位相信号と基準位相信号の位相差の計測結
果が保持され、シリンダ速度系のラッチ18には回転速度
信号の周期の計測結果が保持され、同様にキャプスタン
位相系のラッチ31にはキャプスタンの回転位相差の計測
結果が保持され、キャプスタン速度系のラッチ27にはキ
ャプスタンの回転速度信号の周期の計測結果が保持され
る。前記ラッチ15の出力（シリンダ位相系カウンタ11の
計測出力）はＤ−Ａコンバータ17によって直流電圧に変
換され、前記ラッチ18の出力（シリンダ速度系カウンタ
12の計測出力）はＤ−Ａコンバータ20によって直流電圧
に変換され、これらの直流電圧は合成回路21によって合
成されてシリンダの回転誤差出力信号が作り出され、そ
の誤差出力信号によってシリンダ駆動回路22を介してシ
リンダモータ１が駆動される。

また、前記ラッチ31の出力（キャプスタン位相系カウ
ンタ32の計測出力）はＤ−Ａコンバータ33によって直流
電圧に変換され、前記ラッチ27の出力（キャプスタン速
度系カウンタ28の計測出力）はＤ−Ａコンバータ35によ
って直流電圧に変換され、これらの直流電圧は合成回路
36によって合成されてキャプスタンの回転誤差出力信号
が作り出され、その誤差出力信号によってキャプスタン
が駆動回路37を介してキャプスタンモータ23が駆動され
る。

発明が解決しようとする課題 ところで第９図において、シリンダ位相系カウンタ1
1、シリンダ速度系カウンタ12、キャプスタン速度系カ
ウンタ28にはそれぞれ個別のROMからプリセットデータ
が供給されるが、これらのプリセットデータは主として
倍速再生用に用意されたものである。例えば、VHS方式
のNTSC仕様において記録時あるいはノーマル（＋１倍
速）再生時の回転ヘッドと磁気テープの相対速度はほぼ
5.8m/secであるが、２時間モードの＋９倍速で磁気テー
プを走行させると（コントローラ26によってFG信号増幅
器25の出力信号を９分の１に分周すれば、キャプスタン
モータ23は９倍の回転速度で回転するので、磁気テープ
の走行速度は９倍になる）、回転ヘッドの磁気テープ上
の走行方向と磁気テープの通常走行方向とが等しいため
に、回転ヘッドと磁気テープの相対速度は遅くなり、再
生された水平同期信号の周波数が約4.8パーセントも低
下し、逆に−９倍速で磁気テープを走行させると再生さ
れた水平同期信号の周波数が約5.4パーセントも上昇す
る。水平同期信号の周波数が大きく変化すると、テレビ
受像機の側で追従できなくなって同期が乱れてしまうの
で、相対速度が変化しないように補正する必要がある。
これを＋９倍速を例にとって説明すると、相対速度を補
正するためにはシリンダ位相系カウンタ11のカウント周
波数がノーマル再生時よりも4.8パーセントだけ高くな
るようなプリセットデータを用意すればよく、また、シ
リンダ速度系カウンタ12とキャプスタン速度系カウンタ
28に供給するプリセットデータも、同期回転時に速度誤
差出力が零になるようにそれぞれ設定される。

このように、シリンダ位相系ROM13、シリンダ速度系R
OM19、キャプスタン速度系ROM34には必要とされる倍速
モードの種類に応じた数のデータが用意される。NTSC仕
様においては録再時間モードが、２時間モード,4時間モ
ード,6時間モードの３種類があるので、各ROMに必要な
データの数（アドレス数）はかなりのものとなる。例え
ば、各時間モードにおいて、±15倍速，±９倍速，±５
倍速，±３倍速，±２倍速，±１倍速,0倍速（停止）が
必要であるとすると、＋１倍速を除いてはすべて異なっ
たプリセットデータを用意しなければならず、各ROMの
アドレス数はそれぞれ37となり、第９図に示されるよう
なシステムをLSI（大規模集積回路）化する場合には、
チップ上に占めるROM部分の面積やそれに付属するアド
レスデコーダ部分の面積がかなりの大きさになるだけで
なく、ROMデータの検査にも多くの時間を要するという
問題があった。

出願人は、先にこのような問題を解消するための具体
的な方法として、特許出願昭和59年第191020号におい
て、シリンダ位相系カウンタのためのプリセットデータ
を格納しておくメモリから、任意のビット数の上位ビッ
トデータをシリンダ速度系カウンタとキャプスタン速度
系カウンタに分配する装置を提案したが、この装置で
は、検出位相信号が到来した時点のシリンダ位相系カウ
ンタのカウント値を位相誤差データとして取り出す構成
になっているために、共通メモリからシリンダ位相系カ
ウンタにプリセットデータを供給するだけでなく、基準
位相信号を作り出すためのデコーダが必要となり、この
デコーダの設定をシステム仕様によって変更しなければ
ならないという不都合があった。

例えば、NTSC仕様では、すでに述べたように定常動作
時の位置検出器３の出力周波数は30Hzであるが、欧州で
採用されているPAL仕様では位置検出器３の出力周波数
は25Hzとなり、これに伴って基準位相信号の周波数も変
わるために、NTSC用のデコーダとPAL用のデコーダを用
意する必要があった。

また、この装置では、シリンダ速度系カウンタとキャ
プスタン速度系カウンタに対して、メモリからのデータ
の上位ビッドをそのまま利用しているために、実際の仕
様（FG周波数や各カウンタのクロック周波数など）にメ
モリからの供給データを整合させるためのコントローラ
を必要とし、仕様が変更される度に、このコントローラ
の構成やカウンタへのクロック供給方法を変更する必要
があった。

したがって、本発明のサーボ装置の目的は、回転体の
回転速度の切り換えのためのデータ分配機構を従来以上
に簡略化するとともに、仕様変更に対しても柔軟に対応
できるシステムを実現することにある。

さらに、本発明の目的は、回転体などから得られる位
相信号の基準位相からの偏位量もしくは位相誤差を、ソ
フトウェアを主体として計測あるいは検出することので
きる装置を実現することにある。

また、本発明の目的は、回転体などから得られる速度
信号の基準速度からの誤差を、ソフトウェアを主体にし
て検出することのできる装置を実現することにある。

課題を解決するための手段 前記した課題を解決するために本発明のサーボ装置で
は、第１の構成として、回転体の回転位相信号と基準位
相信号との位相差に応じた計測データをクロックパルス
のカウント値として出力する位相差計測手段と、前記基
準位相信号の周期を生成するための基準データを前記位
相差計測手段に供給するメモリ手段と、前記位相差計測
手段の出力データから、前記メモリ手段より供給される
基準データの２分の１の大きさのデータを減算して位相
誤差を算出する位相誤差算出手段と、前記基準データと
クロックパルスをもとにして前記回転体の回転速度信号
の繰り返し周期の基準値からの誤差を算出する速度誤差
検出手段を備え、位相誤差計測手段は、メモリ手段から
供給される基準データに等しい個数のクロックパルスを
カウントしたことを検出してカウントサイクルを更新さ
せるゼロ検出器を有し、各カウントサイクルの開始時点
から回転位相信号の到来時点までのカウント量を計測デ
ータとして出力し、速度誤差検出手段は、基準データに
１よりも小さい小数を乗じる乗算器を有し、回転速度信
号の１周期間のクロックパルスをカウントしたカウント
量と乗算器の出力データとの差データを出力する。ま
た、第２の構成として、回転体の基準位相信号を生成す
るための基準データが格納されたメモリ手段と、前記メ
モリ手段より供給される基準データの２分の１の大きさ
の半値データがプリセットされる第１のカウンタと、前
記半値データと前記基準データの最下位ビットを加算す
る加算器と、前記第１のカウンタのカウント値と前記加
算器の出力データを比較して両者が一致したときに前記
第１のカウンタをプリセットするコンパレータと、回転
体の回転位相信号の到来時点において前記第１のカウン
タのカウント値を保持する第１のラッチと、前記基準デ
ータとクロックパルスをもとにして前記回転体の回転速
度信号の繰り返し周期の基準値からの誤差を算出する速
度誤差検出手段を備えている。さらには、第３の構成と
して、回転体の基準位相信号を生成するための基準デー
タが格納されたメモリ手段と、前記メモリ手段より供給
される基準データの２分の１の大きさの半値データが符
号または論理を反転してプリセットされる第１のカウン
タと、前記第１のカウンタのカウント値と前記基準デー
タの最下位ビットを加算する加算器と、前記半値データ
と前記加算器の出力データを比較して両者が一致したと
きに前記第１のカウンタをプリセットするコンパレータ
と、回転体の回転位相信号の到来時点において前記第１
のカウンタのカウント値を保持する第１のラッチと、前
記基準データとクロックパルスをもとにして前記回転体
の回転速度信号の繰り返し周期の基準値からの誤差を算
出する速度誤差検出手段を備えている。

また、前記した課題を解決するために本発明のサーボ
装置の位相差計測手段では、クロックパルスをカウント
するカウンタと、メモリ手段から供給される基準データ
が一方の入力データとして供給される加算器と、前記加
算器の出力データを前記加算器の他方の入力データとし
て供給するレジスタと、位相信号が到来するごとに前記
カウンタのカウント値を保持するラッチと、前記レジス
タと前記ラッチの出力データの差を求める演算器と、前
記ラッチの動作タイミングの後に前記加算器に加算動作
を行なわせ、その後に前記レジスタに入力データの取り
込を行なわせる順序手段を備え、前記演算器の出力デー
タを前記位相信号の基準値からの偏位量として出力する
ように構成されている。

さらに、前記した課題を解決するために本発明のサー
ボ装置の位相誤差検出手段では、クロックパルスをカウ
ントするカウンタと、メモリ手段から供給される基準デ
ータが一方の入力データとして供給される第１の加算器
と、前記第１の加算器の出力データを前記第１の加算器
の他方の入力データとして供給するレジスタと、位相信
号が到来するごとに前記カウンタのカウント値を保持す
るラッチと、前記レジスタと前記基準データの２分の１
の大きさの半値データとを加算する第２の加算器と、前
記第２の加算器と前記ラッチの出力データの差を求める
演算器と、前記ラッチの動作タイミングの後に前記演算
器を動作させ、続いて前記第１の加算器に加算動作を行
なわせ、さらには前記レジスタに入力データの取り込を
行なわせ、その後に前記第２の加算器に加算動作を行な
わせる順序手段を備え、前記演算器の出力データを前記
位相信号の位相誤差量として出力するように構成されて
いる。

さらにまた、前記した課題を解決するために本発明の
サーボ装置の速度誤差検出手段では、クロックパルスを
カウントするカウンタと、速度信号が到来するごとに前
記カウンタのカウント値を保持するラッチと、前記速度
信号が到来するごとに前記ラッチの保持データが転送さ
れるレジスタと、メモリ手段から供給される基準データ
が一方の入力データとして供給され、前記レジスタの出
力が他方の入力データとして供給される加算器と、前記
加算器と前記ラッチの出力データの差を求める演算器
と、前記ラッチの動作タイミングの後に前記演算器を動
作させるとともに前記レジスタに入力データの取り込を
行なわせ、その後に前記加算器に加算動作を行なわせる
順序手段を備え、前記演算器の出力データを速度誤差量
として出力するように構成されている。

作用 本発明のサーボ装置では、前記した第１の構成によっ
て、共通のメモリ手段から供給される基準データと同数
のクロックパルスをカウントする毎にカウントサイクル
をゼロ検出器で更新させて基準位相信号を生成し、回転
位相信号到来時のカウント値と基準データの２分の１の
大きさのデータとの減算から位相誤差の算出が行われる
とともに、基準データに１より小さい小数を乗じたデー
タを用いて同様に速度誤差の算出が行われる。また、前
記した第２の構成あるいは第３の構成によって、共通の
メモリから供給される基準データの２分の１の大きさの
データ（以下、半値データという）から位相系のカウン
タのプリセット値とカウント終了値の生成が行われると
ともに、速度誤差の算出が行われる。

また、本発明のサーボ装置の位相差計測手段では前記
した構成によって、ハードウェアとして用意されるカウ
ンタから得られるカウント値をもとにして、位相信号の
基準値からの偏位量が加算動作と減算動作によって求め
られる。

さらに、本発明のサーボ装置の位相誤差検出手段では
前記した構成によって、ハードウェアとして用意される
カウンタから得られるカウント値をもとにして、位相信
号の位相誤差量が加算動作と減算動作によって求められ
るとともに、メモリから供給される基準データから基準
位相の設定と位相誤差の算出が行なわれる。

さらにまた、本発明のサーボ装置の速度誤差検出手段
では前記した構成によって、ハードウェアとして用意さ
れるカウンタから得られるカウント値をもとにして、速
度信号が到来したとき、１回の加算動作のみによってた
だちに速度誤差の算出が行われる。

実施例 以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるサーボ装置のブロ
ック図を示したものであり、第９図と同一のブロックは
同一図番にて示されている。第１図のシステムでは、シ
リンダモータ１の回転位相信号と基準位相信号との位相
差を計測するシリンダ位相系カウンタ11には共通メモリ
38からプリセットデータが供給され、前記シリンダ位相
系カウンタ11の出力データ（カウント値）はラッチ15に
供給されるとともにゼロ検出器39にも供給されている。
前記ゼロ検出器39の出力はプリセット指令信号として前
記シリンダ位相系カウンタ11に供給されるとともに、遅
延回路16に供給されている。前記共通メモリ38のデータ
はシフタ40と補数器41を介して、半値データとされたう
えで符号が反転されて加算器42にも供給されている。ま
た、前記ラッチ15の出力データも前記加算器42に供給さ
れ、前記ゼロ検出器39の出力が加算指令信号として前記
加算器42に供給されている。

また、前記シリンダモータ１の回転速度信号の繰り返
し周期を計測するシリンダ速度系カウンタ12には、小数
乗算器43を介して前記共通メモリ38のデータが供給され
ている。さらに、キャプスタン速度系カウンタ28には小
数乗算器44を介して前記共通メモリ38のデータが供給さ
れている。なお、前記小数乗算器43および前記小数乗算
器44はそれぞれ、共通メモリ38の出力データに１よりも
小さい小数を乗じた結果を前記シリンダ速度系カウンタ
12および前記キャプスタ速度系カウンタ28に供給するも
のであり、一般のマイクロプロセッサが備えている乗算
機能を利用することもできる。具体的には、32ビットの
乗算結果が得られる16ビットの乗算器を使い、乗算結果
の上位16ビットのみを取り出すことによって、乗算の16
ビットデータを１よりも小さい小数として扱うことがで
きる。例えば、16進数の［2800］に［8000］を乗じた結
果は［14000000］となるが、乗算結果の上位16ビットの
みを取り出すと［1400］となり、乗数の［8000］は小数
の0.5であることになる。

さらに、前記加算器42の出力データと、前記シリンダ
速度系カウンタ12の出力が供給されるラッチ18の出力デ
ータは、ディジタルフィルタ45によって速度系と位相系
のそれぞれについてフィルタリング操作が行なわれたう
えで、合成されてＤ−Ａコンバータ17に供給され、キャ
プスタン位相系カウンタ32の出力が供給されるラッチ31
の出力データと、前記キャプスタン速度系カウンタ28の
出力が供給されるラッチ27の出力データは、ディジタル
フィルタ46によって速度系と位相系のそれぞれについて
フィルタリング操作が行なわれたうえで、合成されてＤ
−Ａコンバータ33に供給されている。

なお、第１図において、シリンダ位相系カウンタ11、
ラッチ15、ゼロ検出器39によって、シリンダの回転位相
信号と基準位相信号との位相差に応じた計測データを分
周器10から供給されるクロックパルスのカウント値とし
て出力する位相差計測ブロック100が構成され、シフタ4
0、補数器41、加算器42によって、前記位相差計測ブロ
ック100の出力データから、共通メモリ38から供給され
る基準データの半値データを減算して位相誤差を算出す
る位相誤差算出ブロック200が構成され、コントローラ
６、シリンダ速度系カウンタ12、ラッチ18、小数乗算器
43によって、共通メモリ38より供給される基準データと
分周器10から供給されるクロックパルスをもとにしてシ
リンダの回転速度信号の繰り返し周期の基準値からの誤
差を算出する速度誤差検出ブロック300が構成されてい
る。

さて、第１図のシステムにおいてVTRが再生状態にあ
るときの動作の概要を説明するが、説明の便宜上、具体
的な数値を使用し、ここではクロック発生器９の出力周
波数はNTSC仕様における色副搬送波信号の周波数の357
9.545kHzと同じであるものとし、分周器10によって４分
の１分周された894.886kHzの信号がクロックパルスとし
てシリンダ位相系カウンタ11とキャプスタン位相系カウ
ンタ32に供給され、16分の１分周された223.722kHzの信
号がクロックパルスとしてシリンダ速度系カウンタ12と
キャプスタン速度系カウンタ28に供給されているものと
する。

定常回転時におけるシリンダ位相系カウンタ11のカウ
ント周期とシリンダ速度系カウンタ12のカウント周期の
比率は、シリンダFG信号とシリンダPG信号の周波数比に
等しく、第１図のシステム構成では６となり、両者のク
ロックパルスの周波数比率が４であるから、シリンダ位
相系カウンタ11とシリンダ速度系カウンタ12のカウント
周期あたりのカウント量には24倍の違いがあることにな
る。

ここで、各カウンタはいずれもプリセットが行なわれ
るとその直後からカウント値を減ずる方向にダウンカウ
ントを行なうものとし、また、ゼロ検出器39はシリンダ
位相系カウンタ11のカウント値が［00……000］になっ
たときに出力を発生するものとし、シリンダ位相系カウ
ンタ11のプリセット値がNp、シリンダ速度系カウンタ12
のプリセット値をNsとする。

シリンダ位相系カウンタ11はそのカウント値が［00…
…000］になった時点で自己プリセットされるのに対し
て、シリンダ速度系カウンタ12は、定常回転時において
はそのカウント値が［00……000］付近でシリンダFG信
号のリーディングエッジが到来して再プリセットが行な
われることを考慮すると、次式が成立する。

すなわち、シリンダ位相系カウンタ11のためのプリセ
ットデータNpをもとにしてシリンダ速度系カウンタ12の
ためのプリセットデータNsを得るには、Npに0.0417（1/
24）を乗じればよく、具体的には、第１図の共通メモリ
38から供給されるプリセットデータNpに対して、小数乗
算器43が乗算を行なっている。

また、VTRの再生時においては、キャプスタンモータ2
3はシリンダモータ１と同期して回転するから、第１図
に示したようにキャプスタン速度系カウンタ28もまた共
通メモリ38から小数乗算器44を介してプリセットデータ
の供給を受けることができ、例えば、定常回転時におけ
るキャプスタンFG信号の周波数が1080Hzであるとする
と、シリンダ位相系カウンタ11のカウント周期とキャプ
スタン速度系カウンタ28のカウント周期の比率は36とな
り、両者のクロックパルスの周波数比率が４であるか
ら、シリンダ位相系カウンタ11とキャプスタン速度系カ
ウンタ28のカウント周期あたりのカウント量には144倍
の違いがあることになり、シリンダ位相系のカウンタ11
のプリセット値をNpとキャプスタン速度系カウンタ28の
プリセット値Nqの間には次式が成立する。

したがって、シリンダ位相系カウンタ11のためのプリ
セットデータNpをもとにしてキャプスタン速度系カウン
タ28のためのプリセットデータNqを得るには、第１図の
小数乗算器44においてNpに0.0069（1/144）を乗じれば
よい。

さて、前記共通メモリ38から供給されるプリセットデ
ータNpはシフタ40によって右方向に論理シフトされてそ
の値が２分の１となり、さらに補数器41によって符号が
反転される。また、シリンダモータ１に連結された周波
数発電機２と位置検出器３の出力信号は、それぞれFG信
号増幅器４とPG信号増幅器７によって増幅ならびに波形
整形されて分周器５に供給される。前記分周器５からは
前記周波数発電機２の出力信号に同期した回転位相信号
が得られ、この回転位相信号のリーディングエッジにお
いてシリンダ位相系カウンタ11のカウント値がラッチ15
に保持され、この保持データは加算器42において前記補
数器41の出力データと加算される。したがって、前記加
算器42からは前記ラッチ15の保持データからプリセット
データNpの半値データを減算した結果が出力される。前
記加算器42の出力データはシリンダ位相系の誤差検出デ
ータとしてディジタルフィルタ45に供給される。

一方、前記FG信号増幅器４からの速度信号はコントロ
ーラ６に供給され、そのリーディングエッジが到来する
度にシリンダ速度系カウンタ12のカウント値がラッチ18
に保持されたうえで、前記シリンダ速度系カウンタ12の
プリセットが行なわれる。また、前記ラッチ18の出力デ
ータはシリンダ速度系の誤差検出データとしてディジタ
ルフィルタ45に供給される。

前記ディジタルフィルタ45では、速度系と位相系のそ
れぞれの誤差検出データについてフィルタリング操作が
行なわれたうえで合成されて、Ｄ−Ａコンバータ17に送
出される。前記Ｄ−Ａコンバータ17では、前記ディジタ
ルフィルタからの出力データが直流電圧に変換されたう
えでシリンダ駆動回路22に送出される。これによって、
プリセットデータNpから生成される基準位相信号と分周
器５から得られる回転位相信号の位相差が180゜になる
ようにサーボ系が動作する。第２図はこれらのもようを
示した主要部の信号波形図であり、第２図Ａはプリセッ
トデータNpから生成される基準位相信号（シリンダ位相
系カウンタ11のカウント値の変化の様子を示したも
の。）であり、第２図Ｂは分周器５から得られる回転位
相信号、第２図Ｃではキャプスタン速度系カウンタ28の
カウント値の変化の様子、第２図ＤはFG信号増幅器４か
ら得られる速度信号である。第２図からもわかるよう
に、回転位相信号のリーディングエッジの到来タイミン
グが時刻t1よりも遅れると、ラッチ15に取り込まれるカ
ウント値がプリセットデータNpの半分よりも小さくな
り、加算器42での計算結果は負の値となる。反対に、回
転位相信号のリーディングエッジの到来タイミングが時
刻t1よりも早まると、ラッチ15に取り込まれるカウント
値がプリセットデータNpの半分よりも大きくなり、加算
器42での計算結果は正の値となる。また、シリンダモー
タ１の回転速度が低下して速度信号の周期が長くなる
と、ラッチ18に取り込まれるカウント値は［000……0
0］よりも小さくなって負の値となるが、回転速度が上
昇して速度信号の周期が短くなると、ラッチ18に取り込
まれるカウント値は正の値となる。

第１図の装置と第９図の装置を比較すれば明らかなよ
うに、本発明のサーボ装置では、共通のメモリから供給
される基準データから基準位相信号の生成と位相誤差の
算出が行なわれるとともに、速度誤差の算出も行なわ
れ、回転体の回転速度の切り換えのためのデータ分配機
構を従来以上に簡略化することができる。

ところで、第１図に示した実施例では、共通メモリ38
からシリンダ速度系カウンタ12とキャプスタン速度系カ
ウンタ28にプリセットデータを分配するために、２個の
小数乗算器43,44を必要としているが、実際には第１図
のシステムをマイクロプロセッサによって実現すること
が可能であり、前記小数乗算器43,44,前記シリンダ速度
系カウンタ12,前記キャプスタン速度系カウンタ28を始
めとして、シリンダ位相系カウンタ11,キャプスタン位
相系カウンタ32やこれらに付随するコントローラなどは
すべてマイクロプロセッサに内蔵されるプログラムによ
って実現されるか、あるいはマイクロプロセッサが備え
ている固有のハードウェア（例えば、算術論理演算ユニ
ット）をプログラムによって利用することになるので、
あまり大きな負担とはならないし、仕様変更に対する柔
軟性も高くなる。

つぎに、第３図は本発明の別の実施例を示すブロック
図であり、サーボ装置の主要部である位相差計測ブロッ
ク100と位相誤差算出ブロック200ならびに速度誤差検出
ブロック300を中心にしたブロックが示されている。

第３図の装置では、クロックパルスをカウントする共
通カウンタ47と、前記共通カウンタ47のカウント値と共
通メモリ38から供給される基準データとを加算する加算
器48と、前記加算器48の出力が供給されるレジスタ49
と、回転位相信号が到来するごとに前記共通カウンタ47
のカウント値を保持するラッチ50と、前記レジスタ49と
前記ラッチ50の出力データの差を求める補数器51ならび
に加算器52と、前記共通カウンタ47のカウント値が前記
加算器48の出力に一致した時点で前記レジスタ49にデー
タの更新を行なわせしめるとともに前記加算器48に加算
動作を行なわせしめるコントローラ53によって位相差計
測ブロック100が構成されている。

また、共通メモリ38から供給される基準データを右シ
フトして半値データを得るシフタ40と、前記シフタ40の
出力データと前記位相差計測ブロック100の出力データ
の差を求める補数器41ならびに加算器42によって位相誤
差算出ブロック200が構成され、前記基準データに１よ
りも小さい小数を乗じる小数乗算器43と、回転速度信号
が到来するごとに共通カウンタ47のカウンタ値を保持す
るラッチ54と、回転速度信号が到来するごとに前記ラッ
チ54の出力データを取り込むレジスタ55と、前記レジス
タ55と前記ラッチ54の出力データの差を求める補数器56
ならびに加算器57と、前記小数乗算器43と前記加算器57
の出力データの差を求める補数器58ならびに加算器59に
よって速度誤差検出ブロック300が構成されている。な
お、第３図の装置において、遅れ要素60,61,62,63,64,6
5はいずれもソフトウェアによる逐次処理のために生じ
る処理の遅れ、言い換えれば処理の手順を表したもので
ある。

第３図の位相差計測ブロック100と速度誤差検出ブロ
ック300の動作について説明する。まず、共通カウンタ4
7は第１図のシリンダ位相系カウンタ11あるいはシリン
ダ速度系カウンタ12とは異なり、自走型のアップカウン
タである。加算器48の出力データの初期値は不定である
が、共通カウンタ47は刻々とカウント値を更新していく
ので、そのカウント値が加算器48の出力データと等しく
なった時点でコントローラ53が加算器48に対して加算指
令信号を送出し、その時点のカウント値と共通メモリ38
からの基準データの加算が実行される。この加算結果が
コントローラ53によって共通カウンタ47のカウント値と
比較されて、両者が一致した時点で再び基準データの加
算が実行される。したがって、加算器48の出力データは
共通メモリ38から供給される基準データに等しい数値だ
け次々と増加させていくことになる。もちろん、加算器
48の出力部のビット長は有限であるので、オーバーフロ
ーが発生した時点で出力データは再び減少するが、コン
トローラ53に供給される共通カウンタ47の出力データも
前記加算器48の出力部のビット長に等しくしておくこと
によって、同じ条件で比較を行なわせることができる。

一方、分周器５からの回転位相信号のリーディングエ
ッジが到来すると、ラッチ50にはその時点のカウント値
が取り込まれ、続いて、前記ラッチ50の出力データから
レジスタ49に最初に格納されているデータの減算が、補
数器57と加算器52によって行なわれる。さらに、位相誤
差算出ブロック200において、この減算結果から基準デ
ータの半値データの減算が行なわれてその結果が位相誤
差検出データとして出力されたうえで、レジスタ49に加
算器48における加算結果が転送される。前記レジスタ49
に格納されたデータは、位相検出信号の次のリーディン
グエッジが到来したときの基準位相データとして用いら
れる。

第３図の装置において、回転位相信号のｎ回目のリー
ディングエッジが到来したときにレジスタ49に格納され
ている基準位相データをDnとし、その時点でラッチ50に
取り込まれるカウント値をCnすると、共通メモリ38から
供給される基準データNpとの間に次式が成立する。

Np＝Ｄ（ｎ＋１）−Dn ……（３） また、加算器42の出力データPnは、 同様に、回転位相信号の（ｎ＋１）回目のリーディン
グエッジが到来したときの加算器42の出力データＰ（ｎ
＋１）は、 サーボ系は位相誤差データが０になるように動作する
ことを考慮すると、（３）〜（５）式から、CnとDnとの
差がNpの２分の１に等しくなり、しかも、CnとＣ（ｎ＋
１）の差がNpに等しくなるように制御されることにな
る。すなわち、回転位相信号と基準位相信号（共通メモ
リ38から基準データとして与えられる）との位相差が常
に180゜となるようにサーボ系が動作する。したがっ
て、第３図に示した位相差計測ブロック100もまた、第
１図の位相差計測ブロック100と同じ機能を有している
ことになる。なお、第１図の位相差計測ブロック100の
かわりに第３図の位相差計測ブロック100を用いる場合
には、遅延回路16にはコントローラ53の出力を供給すれ
ばよい。

つぎに、第３図の速度誤差検出ブロック300の動作に
ついて説明する。FG信号増幅器４から供給される速度信
号のリーディングエッジが到来すると、その時点の共通
カウンタ47のカウント値がラッチ54に取り込まれ、続い
て、補数器56と加算器57によって、ラッチ54に取り込ま
れたカウント値とレジスタ55に格納されているデータと
の減算が行なわれ、さらに、この減算結果から小数乗算
器43の出力データの減算が行なわれる。その後にラッチ
54に格納されたカウント値がレジスタ55に転送される。
以後、速度信号のリーディングエッジが到来するごとに
同じ動作が繰り返される。したがって、加算器57から
は、速度信号のリーディングエッジから次のリーディン
グエッジまでに、共通カウンタ47によってカウントされ
るクロックパルスのカウント値が得られることになり、
加算器59からは速度誤差データが得られることになる。

第３図に示したサーボ装置の主要部は、ソフトウェア
による処理を多く取り入れることによって仕様変更に対
する柔軟性をより高めることを意図して、位相差計測ブ
ロック100と速度誤差検出ブロック300を構成したもの
で、両ブロックの共通カウンタ47はマイクロプロセッサ
の周辺ハードウェアとして用意されるものの、各ブロッ
ク内のそれ以外の要素はすべてソフトウェア処理によっ
て実現される。すなわち、各加算器はマイクロプロセッ
サの加算命令によって実現され、レジスタやラッチはメ
モリ操作命令もしくはレジスタ操作命令によって実現さ
れ、各補数器は符号反転命令によって単独で実現される
ほか、減算命令によって乾数器と加算器を組み合わせた
演算器が実現される。また、位相差計測ブロック100を
構成するコントローラ53はマイクロプロセッサの比較命
令を用いて実現できる。

このように、第１図および第３図に示したサーボ装置
は、シリンダモータ１の回転位相信号と基準位相信号と
の位相差に応じた計測データをクロックパルスのカウン
ト値として出力する位相差計測ブロック100と、前記基
準位相信号の周期を生成するための基準データを前記位
相差計測ブロック100に供給する共通メモリ38と、前記
位相差計測ブロック100の出力データから、前記共通メ
モリ38より供給される基準データの半値データを減算し
て位相誤差を算出する位相誤差算出ブロック200と、前
記基準データとクロックパルスをもとにして前記シリン
ダモータ１の回転速度信号の繰り返し周期の基準値から
の誤差を算出する速度誤差検出ブロック300と、前記位
相誤差算出ブロック200と前記速度誤差検出ブロック300
の出力データをディジタルフィルタ45によって合成した
得られる誤差出力信号によって前記シリンダモータ１を
駆動するシリンダ駆動回路22を備えたことを特徴とする
ものである。

また、第１図に示したサーボ装置では、クロックパル
スをカウントするシリンダ位相系カウンタ11と、前記シ
リンダ位相系カウンタ11が共通メモリ38から供給される
基準データに等しい個数のクロックパルスをカウントし
たことを検出して前記シリンダ位相系カウンタ11のカウ
ントサイクルを更新させるゼロ検出器39と、各カウント
サイクルの開始時点から回転位相信号の到来時点までの
前記シリンダ位相系カウンタ11のカウント量を計測デー
タとして保持するラッチ15によって位相差計測ブロック
が構成され、前記共通メモリ38から供給される基準デー
タを右シフトして半値データを得るシフタ40と、前記シ
フタ40の出力データと前記ラッチ15の出力データの差を
求める補数器41ならびに加算器42によって位相誤差算出
ブロック200を構成し、前記基準データに１よりも小さ
い小数を乗じる小数乗算器43と、回転速度信号の１周期
間のクロックパルスもカウントするシリンダ速度系カウ
ンタ12と、前記シリンダ速度系カウンタ12のカウント量
と前記小数乗算器43の出力データとの差データを保持す
るラッチ18によって速度誤差検出ブロック300を構成し
たものである。

さらに、第３図に示したサーボ装置では、クロックパ
ルスをカウントとする共通カウンタ47と、前記共通カウ
ンタ47のカウント値と共通メモリ38から供給される基準
データとを加算する加算器48と、前記加算器48の出力が
供給されるレジスタ49と、回転位相信号が到来するごと
に前記共通カウンタ47のカウント値を保持するラッチ50
と、前記レジスタ49と前記ラッチ50の出力データの差を
求める補数器51ならびに加算器52と、前記共通カウンタ
47のカウント値が前記加算器48の出力に一致した時点で
前記加算器48に加算動作を行なわせしめるコントローラ
53によって位相差計測ブロック100を構成している。ま
た、共通メモリ38から供給される基準データを右シフト
して半値データを得るシフタ40と、前記シフタ40の出力
データと位相差計測ブロック100の出力データの差を求
める補数器41ならびに加算器42によって位相誤差算出ブ
ロック200を構成し、前記基準データに１よりも小さい
小数を乗じる小数乗算器43と、回転速度信号が到来する
ごとに共通カウンタ47のカウント値を保持するラッチ54
と、前記回転速度信号が到来するごとに前記ラッチ54と
出力データを取り込むレジスタ55と、前記レジスタ55と
前記ラッチ54の出力データの差を求める補数器56ならび
に加算器57と、前記小数乗算器43と前記加算器57の出力
データの差を求める補数器58ならびに加算器59によって
速度誤差検出ブロックを構成している。

つぎに、第４図は第３図の位相差計測ブロック100と
速度誤差検出ブロック300の構成をより簡略化したもの
で、クロックパルスもカウントする共通カウンタ47と、
共通メモリ38から供給される基準データが一方の入力デ
ータとして供給される加算器66と、前記加算器66の出力
データを遅延させて前記加算器66の他方の入力データと
して供給するレジスタ49と、位相信号が到来するごとに
前記共通カウンタ47のカウント値を保持するラッチ50
と、前記レジスタ49と前記ラッチ50の出力データの差を
求める補数器51ならびに加算器52によって位相差計測ブ
ロック100が構成され、前記加算器52の出力データが位
相信号の基準値からの偏位量として出力される。また、
前記位相差計測ブロック100と、共通メモリ38からの基
準データの半値データを得るシフタ40と、この半値デー
タと前記加算器52の出力データの差を求める補数器41な
らびに加算器42によって位相誤差の検出が行なわれ、前
記加算器42の出力データが位相信号の位相誤差量として
出力される。

第４図の装置では、共通メモリ38から基準データが供
給される加算器のもう一方の加算データがレジスタ49か
ら供給されている点に大きな特徴がある。これは、第３
図の装置において、加算器48の出力データと共通カウン
タ47のカウント値が等しくなった時点でコトローラ53が
前記加算器48に対して加算指令信号を送出し、位相信号
のリーディングエッジが到来したときに加算結果がレジ
スタ49に取り込まれる。すなわち、前記コントローラ53
が加算指令信号を送出する時点のカウント値と、前記レ
ジスタ49の入力データは等しく、この入力データは位相
検出信号のリーディングエッジが到来した時点で前記レ
ジスタ49に格納されることを着目して、カウントデータ
の代わりに前記レジスタ49の出力データを加算器66の入
力データとして供給したものである。これによって、時
事刻々とその値が変化してマイクロプロセッサにとって
は処理の負担が大きいカウントデータを監視しながらの
加算処理を行なう必要がなくなるとともに、第４図に示
したように、位相信号が到来するごとに加算器52におい
て位相の偏位量の算出処理を実行し、続けて、加算器42
において位相誤差の算出を実行し、その後に加算器66に
加算処理を行なわせたうえでレジスタ49に加算結果を取
り込ませるように構成することによって、第３図のコン
トローラ53が不要となる。なお、第１図に示したような
遅延回路が用いられる場合には、第４図のコンパレータ
71から必要な信号を供給することもできる。

また、第４図に示した速度誤差検出ブロック300は、
クロックパルスをカウントする共通カウンタ47と、速度
信号が到来するごとに前記共通カウンタ47のカウント値
を保持するラッチ54と、前記速度信号が到来するごとに
前記ラッチ54の保持データが転送されるレジスタ55と、
共通メモリ38から供給される基準データが一方の入力デ
ータとして供給され、前記レジスタ55の出力が他方の入
力データとして供給される加算器68と、前記加算器と前
記ラッチの出力データの差を求める補数器69ならびに加
算器70によって構成され、前記加算器70の出力データが
速度誤差量として出力される。この構成を採ることによ
って、第３図に示した速度誤差検出ブロック300よりも
補数器の数が削減されて１個となる。

つぎに、第５図の実施例は第４図に示した速度誤差検
出ブロック300と同様の考え方に基づいて位相誤差の検
出部を簡略化したものであり、クロックパルスをカウン
トする共通カウンタ47と、共通メモリ38から供給される
基準データが一方の入力データとして供給される加算器
66と、前記加算器66の出力データを遅延させて前記加算
器66の他方の入力データとして供給するレジスタ49と、
位相信号が到来するごとに前記共通カウンタ47のカウン
トを保持するラッチ50と、前記レジスタ49と前記基準デ
ータの半値データとを加算する加算器72と、前記加算器
72と前記ラッチ50の出力データの差を求める補数器73な
らびに加算器74を備え、前記加算器74の出力データを位
相信号の位相誤差量として出力するように構成されてい
る。

第５図に示した装置では、第４図の装置に比べて位相
誤差検出部を構成する複数器の数が１個削減される。

つぎに、第６図は本発明の別の実施例におけるサーボ
装置のブロック図であり、シリンダモータ１の基準位相
信号を生成するための基準データが格納された共通メモ
リ38と、前記共通メモリ38より供給される基準データの
半値データがプリセットされるシリンダ位相系カウンタ
11と、前記半値データと前記基準データの最下位ビット
を加算する加算器75と、前記シリンダ位相系カウンタ11
のカウント値の前記加算器75の出力データを比較して両
者が一致したときに前記シリンダ位相系カウンタ11をプ
リセットするコンパレータ76と、前記シリンダモータ１
の回転位相信号の到来時点において前記シリンダ位相系
カウンタ11のカウント値を保持する第１のラッチ15と、
前記基準データとクロックパルスをもとにして前記シリ
ンダモータの回転速度信号の繰り返し周期の基準値から
の誤差を算出する速度誤差検出ブロック300と、前記ラ
ッチ15と前記速度誤差検出ブロック300の出力データか
らの出力データをディジタルフィルタ45によって合成し
て得られる誤差出力信号によって前記シリンダモータ１
を駆動するシリンダ駆動回路22を備えている。さらに、
前記共通メモリ38から供給される基準データに１よりも
小さい小数を乗じる小数乗算器43と、前記小数乗算器43
の出力データがプリセットされ、回転速度信号の１周期
間のクロックパルスをカウントするシリンダ速度系カウ
ンタ12と、前記シリンダ速度系カウンタ12のカウント量
と前記小数乗算器43の出力データとの差データを保持す
るラッチ18によって前記速度誤差検出ブロック300が構
成されている。なお、前記共通メモリ38から前記シリン
ダ位相系カウンタ11へのプリセットデータの供給は入力
データを右方向に論理シフトするシフタ77を介して行な
われ、前記加算器76への半値データの供給はシフタ78を
介して行なわれる。また、前記シリンダ位相系カウンタ
11と前記シリンダ速度系カウンタ12はいずれもダウンカ
ウント形式のカウンタであり、このため、前記シリンダ
位相系カウンタ11のカウントデータは補数器79を介して
前記コンパレータ76に供給されている。

第６図に示した装置では、シリンダ位相系がカウンタ
11のプリセットデータが共通メモリ38から供給される基
準データNpの半値データとなるように構成されている。
このため、第１図の装置と同じ周波数のクロックパルス
が供給されるものとすると、シリンダ位相系カウンタ11
のカウント値が［000……00］を通り過ぎて、カウント
オーバするが、そのカウント値を補数器79によって符号
反転したデータが加算器75の出力データに等しくなった
時点で、コンパレータ76によってプリセットが行なわれ
る。前記加算器75によって半値データに基準データのLS
Bを加算しているのはシフタ77及びシフタ78におけるビ
ット落ちを補償するためである。すなわち、基準データ
Npが偶数である場合には右シフトした結果は正確に２分
の１の値となるが、奇数である場合には右シフトするこ
とによってLSBの値が失われてしまう。このため、シフ
タ77とシフタ78のいずれかの出力にLSBを加算すること
によって両出力の和が常にNpに等しくなるように構成さ
れている。

第７図に本発明の別の実施例として、位相系と速度系
にアップカウント形式のカウンタを用いた構成を示す。
第７図において、シリンダ位相系カウンタ80とシリンダ
速度系カウンタ81はいずれもアップカウンタで、前記シ
リンダ位相系カウンタ80にはシフタ77と補数器82を介し
て負のプリセットデータが供給されるから、前記シリン
ダ位相系カウンタ80は［00……00］から基準データNpの
半値データを減じたカウント値からアップカウントを始
めることになり、前記シリンダ速度系カウンタ81も小数
乗算器43および補数器83を介して負のプリセットデータ
が供給される。前記シリンダ位相系カウンタ80のカウン
ト値が増加して、そのカウント値に基準データのLSBを
加算したものが基準データの半値データに等しくなる
と、すなわち、加算器84の出力データがシフタ77の出力
データに等しくなると、コンパレータ76によってプリセ
ットが行なわれる。第６図の装置ではシフタ78の出力デ
ータに基準データのLSBを加算しているが、第７図の装
置ではシリンダ位相系カウンタ80のカウント値に基準デ
ータのLSBを加算することによって同じ効果を得てい
る。

ところで、以上に示した実施例ではいずれもデータの
符号を反転するために補数器を用いたが、装置をハード
ウェア主体で構成する場合には補数器よりもインバータ
（論理反転器）の方が構成が簡単になる。第８図に示し
た実施例では、第７図の補数器82,83の代わりにインバ
ータ85,86を用いている。

このように、第７図あるいは第８図の装置では、シリ
ンダモータの基準位相信号を生成するための基準データ
が格納された共通メモリ38と、前記共通メモリ38より供
給される基準データの半値データがプリセットされるシ
リンダ位相系カウンタ80と、前記シリンダ位相系カウン
タ80のカウント値と前記基準データの最下位ビットを加
算する加算器84と、前記半値データと前記加算器84の出
力データを比較して両者が一致したときに前記シリンダ
位相系カウンタ80をプリセットするコンパレータ76と、
シリンダモータの回転位相信号の到来時点において前記
シリンダ位相系カウンタ80のカウント値を保持するラッ
チ15と、前記基準データとクロックパルスをもとにして
前記シリンダモータの回転速度信号の繰り返し周期の基
準値からの誤差を算出する速度誤差検出ブロック300
と、前記ラッチ15と前記速度誤差検出ブロック300から
の出力データをディジタルフィルタ45によって合成して
得られる誤差出力信号によって前記シリンダモータ１を
駆動するシリンダ駆動回路22を備えている。

また、第７図の装置では、共通メモリ38より供給され
る基準データの半値データの符号を反転してシリンダ位
相系カウンタ80にプリセットするとともに、前記基準デ
ータ１よりも小さい小数を乗じる小数乗算器43と、前記
小数乗算器43の出力データの符号を反転したデータがプ
リセットされ、回転速度信号の１周期間のクロックパル
スをカウントするシリンダ速度系カウンタ81と、前記シ
リンダ速度系カウンタ81のカウント量と前記小数上算器
43の出力データとの差データを保持するラッチ18によっ
て速度誤差検出ブロック300を構成している。

さらに、第８図の装置では、共通メモリ38より供給さ
れる基準データの半値データの論理を反転してシリンダ
位相系カウンタ80にプリセットデータとして供給すると
ともに、前記基準データに１よりも小さい小数を乗じる
小数乗算器43と、前記小数乗算器43の出力データの論理
を反転したデータがプリセットされ、回転速度信号の１
周期間のクロックパルスをカウントするシリンダ速度系
カウンタ81と、前記シリンダ速度系カウンタ81のカウン
ト量と前記小数乗算器43の出力データとの差データを保
持するラッチ18によって速度誤差検出ブロック300を構
成している。

発明の効果 以上の説明から明らかなように、本発明のサーボ装置
は第１図および第３図に実施例を示したように、シリン
ダモータ１のような回転体の回転位相信号と基準位相信
号との位相差に応じた計測データをクロックパルスのカ
ウント値として出力する位相差計測手段（位相差計測ブ
ロック100）と、前記基準位相信号の周期を生成するた
めの基準データを前記位相差計測手段に供給するメモリ
手段（共通メモリ38）と、前記位相差計測手段の出力デ
ータから前記メモリ手段より供給される基準データの２
分の１の大きさのデータを減算して位相誤差を算出する
位相誤差算出手段（位相誤差算出ブロック200）と、前
記基準データとクロックパルスをもとにして前記回転体
の回転速度信号の繰り返し周期の基準値からの誤差を算
出する速度誤差検出手段（速度誤差検出ブロック300）
と、前記位相誤差算出手段と前記速度誤差検出手段の出
力データを合成して得られる誤差出力信号によって前記
回転体を駆動する駆動手段（シリンダ駆動回路22）を備
えたことを特徴とするものであり、従来のシリンダ位相
系カウンタ（ダウンカウンタ）のリセットを行うために
機器の仕様毎のリセット値（０値を通り過ぎた所定の
値）で設計していたデコーダを不要にして、共通のメモ
リから供給される基準データと同数のクロックパルスの
カウントサイクルを有する基準位相信号を生成するよう
にし、さらに、位相誤差の検出を０値を基準にしなくと
も、基準データの半値データとの差をとることで位相誤
差検出を可能とし、また、従来の速度系カウンタで、共
通のメモリからデータの上位ビットをそのまま利用する
ために仕様毎に比率を整合させる様に設計していたコン
トローラ等の仕様変更を不要にすべく、基準データに１
より小さい小数を乗じる乗算器を設けて、速度誤差の算
出も基準データを用いて行うことが可能となる。その結
果、回転体の速度の切り換えのためのメモリからのデー
タ配分機構を従来以上に簡略化するとともに、メモリ内
のデータや乗算器の係数の変更のみで、仕様変更に対し
ても柔軟に対応できるシステムを実現することができ、
大なる効果を奏する。

また、本発明のサーボ装置は、第６図に実施例を示し
たように、回転体の基準位相信号を生成するための基準
データが格納されたメモリ手段（共通メモリ38）と、前
記メモリ手段より供給される基準データの２分の１の大
きさの半値データがプリセットされる第１のカウンタ
（シリンダ位相系カウンタ11）と、前記半値データと前
記基準データの最下位ビットを加算する加算器75と、前
記第１のカウンタのカウント値と前記加算器の出力デー
タを比較して両者が一致したときに前記第１のカウンタ
をプリセットするコンパレータ76と、前記回転体の回転
位相信号の到来時点において前記第１のカウンタのカウ
ント値を保持する第１のラッチ15と、前記基準データと
クロックパルスをもとにして前記回転体の回転速度信号
の繰り返し周期の基準値からの誤差を算出する速度誤差
検出手段（速度誤差検出ブロック300）と、前記第１の
ラッチと前記速度誤差検出手段の出力データを合成して
得られる誤差出力信号によって前記回転体を駆動する駆
動手段（シリンダ駆動回路22）を備えたことを特徴とす
るものであり、共通のメモリから供給される基準データ
の半値データから位相系のカウンタのプリセット値とカ
ウント終了値の生成が行なわれるとともに、速度誤差の
算出が行なわれるので、回転体の回転速度の切り換えの
ためのデータ分配機構を従来以上に簡略化するととも
に、仕様変更に対しても柔軟に対応できるシステムを実
現することができ、大なる効果を奏する。

さらに、本発明のサーボ装置は、第７図および第８図
に実施例を示したように、回転体の基準位相信号を生成
するための基準データが格納されたメモリ手段（共通メ
モリ38）と、前記メモリ手段より供給される基準データ
の２分の１の大きさの半値データがプリセットされる第
１のカウンタ（シリンダ位相系カウンタ80）と、前記第
１のカウンタのカウント値と前記基準データの最下位ビ
ットを加算する加算器84と、前記半値データと前記加算
器の出力データを比較して両者が一致したときに前記第
のカウンタをプリセットするコンパレータ76と、回転体
の回転位相信号の到来時点において前記第１のカウンタ
のカウント値を保持する第１のラッチ15と、前記基準デ
ータとクロックパルスをもとにして前記回転体の回転速
度信号の繰り返し周期の基準値からの誤差を算出する速
度誤差検出手段（速度誤差検出ブロック300）と、前記
第１のラッチと前記速度誤差検出手段の出力データを合
成して得られる誤差出力信号によって前記回転体を駆動
する駆動手段（シリンダ駆動回路22）を備えたことを特
徴とするものであり、共通のメモリから供給される基準
データの半値データから位相系のカウンタのプリセット
値とカウント終了値の生成が行なわれるとともに、速度
誤差の算出が行なわれるので、回転体の回転速度の切り
換えのためのデータ分配機構を従来以上に簡略化すると
ともに、仕様変更に対しても柔軟に対応できるシステム
が実現でき、大なる効果を奏する。

また、本発明のサーボ装置は、第４図に実施例を示し
たように、クロックパルスをカウントするカウンタ（共
通カウンタ47）と、メモリ手段（共通メモリ38）から供
給される基準データが一方の入力データとして供給され
る加算器66と、前記加算器の出力データを遅延させて前
記加算器の他方の入力データとして供給するレジスタ49
と、位相信号が到来するごとに前記カウンタのカウント
値を保持するラッチ50と、前記レジスタと前記ラッチの
出力データの差を求める演算器（第４図の実施例におい
ては補数器51と加算器52によって構成されている。）
と、前記ラッチの動作タイミングの後に前記加算器に加
算動作を行なわせ、その後に前記レジスタに入力データ
の取り込を行なわせる順序手段（第４図の実施例におい
ては遅れ要素60、61、62、67によって構成されてい
る。）を備え、前記演算器の出力データを前記位相信号
の基準値からの偏位量として出力したことを特徴とする
ものであり、ハードウェアとして用意されるカウンタか
ら得られるカウント値をもとにして、位相信号の基準値
からの偏位量が加算動作と減算動作によって求められる
ので、位相信号の基準位相からの偏位量をソフトウェア
を主体にして計測することのできる装置を実現すること
ができ、大なる効果を奏する。

さらに、本発明のサーボ装置は、第５図に実施例を示
したように、クロックパルスをカウントするカウンタ
（共通カウンタ47）と、メモリ手段（共通メモリ38）か
ら供給される基準データが一方の入力データとして供給
される第１の加算器66と、前記第１の加算器の出力デー
タを前記第１の加算器の他方の入力データとして供給す
るレジスタ49と、位相信号が到来するごとに前記カウン
タのカウント値を保持するラッチ50と、前記レジスタと
前記基準データの２分の１の大きさの半値データとを加
算する第２の加算器72と、前記第２の加算器と前記ラッ
チの出力データの差を求める演算器（第５図の実施例に
おいては補数器73と加算器74によって構成されてい
る。）と、前記ラッチの動作タイミングの後に前記演算
器を動作させ、続いて前記第１の加算器に加算動作を行
なわせ、さらには前記レジスタに入力データの取り込を
行なわせ、その後に前記第２の加算器に加算動作を行な
わせる順序手段（第５図の実施例においては遅れ要素6
0、62、67、さらにはレジスタ49と加算器72の間に挿入
された遅れ要素によって構成されている）を備え、前記
演算器の出力データを前記位相信号の位相誤差量として
出力したことを特徴とするものであり、ハードウェアと
して用意されるカウンタから得られるカウント値をもと
にして、位相信号の基準値からの偏位量が加算動作と減
算動作によって求められるので、位相信号の基準位相か
らの偏位量をソフトウェアを主体にして計測することの
できる装置を実現することができ、大なる効果を奏す
る。

本発明のサーボ装置は、第４図に実施例を示したよう
に、クロックパルスをカウントするカウンタ（共通カウ
ンタ47）と、速度信号が到来するごとに前記カウンタの
カウント値を保持するラッチ54と、前記速度信号が到来
するごとに前記ラッチの保持データが転送されるレジス
タ55と、メモリ手段（共通メモリ38）から供給される基
準データが一方の入力データとして供給され、前記レジ
スタの出力が他方の入力データとして供給される加算器
68と、前記加算器と前記ラッチの出力データの差を求め
る演算器（第４図の実施例においては補数器69と加算器
70によって構成されている）と、前記ラッチの動作タイ
ミングの後に前記演算器を動作させるとともに前記レジ
スタに入力データの取り込を行なわせ、その後に前記加
算器に加算動作を行なわせる順序手段（第４図の実施例
においては遅れ要素63、64、65によって構成されてい
る）を備え、前記演算器の出力データを速度誤差量とし
て出力したことを特徴とするものであり、ハードウェア
として用意されるカウンタから得られるカウント値をも
とにして、速度信号が到来したとき、前記演算器による
１回の演算動作によってただちに速度誤差の算出が行わ
れるので、速度信号の基準速度からの誤差を、ソフトウ
ェアを主体にして検出することのでき、大なる効果を奏
する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すサーボ装置のブロック
図、第２図は第１図の装置の主要部の信号波形図、第３
図〜第８図はいずれも本発明の他の実施例を示すブロッ
ク図、第９図は従来例を示すブロック図である。 １……シリンダモータ、11,80……シリンダ位相系カウ
ンタ、12,81……シリンダ速度系カウンタ、15,50,54…
…ラッチ、22……シリンダ駆動回路、38……共通メモ
リ、43……小数乗算器、47……共通カウンタ、49,55…
…レジスタ、66,68,72,75,84……加算器、76……コンパ
レータ、100……位相差計測ブロック、200……位相誤差
算出ブロック、300……速度誤差検出ブロック。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】回転体の回転位相信号と基準位相信号との
   位相差に応じた計測データをクロックパルスのカウント
   値として出力する位相差計測手段と、前記基準位相信号
   の周期を生成するための基準データを前記位相差計測手
   段に供給するメモリ手段と、前記位相差計測手段の出力
   データから前記メモリ手段より供給される基準データの
   ２分の１の大きさのデータを減算して位相誤差を算出す
   る位相誤差算出手段と、前記基準データとクロックパル
   スをもとにして前記回転体の回転速度信号の繰り返し周
   期の基準値からの誤差を算出する速度誤差検出手段と、
   前記位相誤差算出手段と前記速度誤差検出手段の出力デ
   ータを合成して得られる誤差出力信号によって前記回転
   体を駆動する駆動手段とを備え、 前記位相差計測手段は、前記メモリ手段から供給される
   基準データに等しい個数のクロックパルスをカウントし
   たことを検出してカウントサイクルを更新させるゼロ検
   出器を有し、各カウントサイクルの開始時点から回転位
   相信号の到来時点までのカウント量を計測データとして
   出力し、 前記速度誤差検出手段は、前記基準データに１よりも小
   さい小数を乗じる乗算器を有し、回転速度信号の１周期
   間のクロックパルスをカウントしたカウント量と前記乗
   算器の出力データとの差データを出力するサーボ装置。
2. 【請求項２】回転体の回転位相信号と基準位相信号との
   位相差に応じた計測データをクロックパルスのカウント
   値として出力する位相差計測手段と、前記基準位相信号
   の周期を生成するための基準データを前記位相差計測手
   段に供給するメモリ手段と、前記位相差計測手段の出力
   データから前記メモリ手段より供給される基準データの
   ２分の１の大きさのデータを減算して位相誤差を算出す
   る位相誤差算出手段と、前記基準データとクロックパル
   スをもとにして前記回転体の回転速度信号の繰り返し周
   期の基準値からの誤差を算出する速度誤差検出手段と、
   前記位相誤差算出手段と前記速度誤差検出手段の出力デ
   ータを合成して得られる誤差出力信号によって前記回転
   体を駆動する駆動手段とを備え、 前記位相差計測手段は、クロックパルスをカウントする
   共通カウンタと、前記共通カウンタのカウント値とメモ
   リ手段から供給される基準データとを加算する加算器
   と、前記加算器の出力が供給される第１のレジスタと、
   回転位相信号が到来するごとに前記共通カウンタのカウ
   ント値を保持する第１のラッチと、前記第１のレジスタ
   と前記第１のッラッチの出力データの差を求める第１の
   演算器と、前記共通カウンタのカウント値が前記加算器
   の出力に一致した時点で前記加算器に加算動作を行なわ
   せしめるコントローラとを有するサーボ装置。
3. 【請求項３】速度誤差検出手段は、基準データに１より
   も小さい小数を乗じる乗算器と、回転速度信号が到来す
   るごとに共通カウンタのカウント値を保持する第２のラ
   ッチと、前記回転速度信号が到来するごとに前記第２の
   ラッチの出力データを取り込む第２のレジスタと、前記
   第２のレジスタと前記第２のラッチの出力データの差を
   求める第２の演算器と、前記乗算器と前記第２の演算器
   の出力データの差を求める第３の演算器とを有する請求
   項２記載のサーボ装置。
4. 【請求項４】回転体の基準位相信号を生成するための基
   準データが格納されたメモリ手段と、前記メモリ手段よ
   り供給される基準データの２分の１の大きさの半値デー
   タがプリセットされる第１のカウンタと、前記半値デー
   タと前記基準データの最下位ビットを加算する加算器
   と、前記第１のカウンタのカウント値と前記加算器の出
   力データを比較して両者が一致したときに前記第１のカ
   ウンタをプリセットするコンパレータと、前記回転体の
   回転位相信号の到来時点において前記第１のカウンタの
   カウント値を保持する第１のラッチと、前記基準データ
   とクロックパルスをもとにして前記回転体の回転速度信
   号の繰り返し周期の基準値からの誤差を算出する速度誤
   差検出手段と、前記第１のラッチと前記速度誤差検出手
   段の出力データを合成して得られる誤差出力信号によっ
   て前記回転体を駆動する駆動手段とを備え、 前記速度誤差検出手段は、メモリ手段から供給される基
   準データに１よりも小さい小数を乗じる乗算器と、前記
   乗算器の出力データがプリセットされ、回転速度信号の
   １周期間のクロックパルスをカウントする第２のカウン
   タと、前記第２のカウンタのカウント量と前記乗算器の
   出力データとの差データを保持する第２のラッチとを有
   するサーボ装置。
5. 【請求項５】回転体の基準位相信号を生成するための基
   準データが格納されたメモリ手段と、前記メモリ手段よ
   り供給される基準データの２分の１の大きさの半値デー
   タが符号を反転してプリセットされる第１のカウンタ
   と、前記第１のカウンタのカウント値と前記基準データ
   の最下位ビットを加算する加算器と、前記半値データと
   前記加算器の出力データを比較して両者が一致したとき
   に前記第１のカウンタをプリセットするコンパレータ
   と、回転体の回転位相信号の到来時点において前記第１
   のカウンタのカウント値を保持する第１のラッチと、前
   記基準データとクロックパルスをもとにして前記回転体
   の回転速度信号の繰り返し周期の基準値からの誤差を算
   出する速度誤差検出手段と、前記第１のラッチと前記速
   度誤差検出手段の出力データを合成して得られる誤差出
   力信号によって前記回転体を駆動する駆動手段とを備
   え、 前記速度誤差検出手段は、メモリ手段より供給される前
   記基準データに１よりも小さい小数を乗じる乗算器と、
   前記乗算器の出力データの符号を反転したデータがプリ
   セットされ、回転速度信号の１周期間のクロックパルス
   をカウントする第２のカウンタと、前記第２のカウンタ
   のカウント量と前記乗算器の出力データとの差データを
   保持する第２のラッチとを有するサーボ装置。
6. 【請求項６】回転体の基準位相信号を生成するための基
   準データが格納されたメモリ手段と、前記メモリ手段よ
   り供給される基準データの２分の１の大きさの半値デー
   タが論理を反転してプリセットされる第１のカウンタ
   と、前記第１のカウンタのカウント値と前記基準データ
   の最下位ビットを加算する加算器と、前記半値データと
   前記加算器の出力データを比較して両者が一致したとき
   に前記第１のカウンタをプリセットするコンパレータ
   と、回転体の回転位相信号の到来時点において前記第１
   のカウンタのカウント値を保持する第１のラッチと、前
   記基準データとクロックパルスをもとにして前記回転体
   の回転速度信号の繰り返し周期の基準値からの誤差を算
   出する速度誤差検出手段と、前記第１のラッチと前記速
   度誤差検出手段の出力データを合成して得られる誤差出
   力信号によって前記回転体を駆動する駆動手段とを備
   え、 前記速度誤差検出手段は、メモリ手段より供給される前
   記基準データに１よりも小さい小数を乗じる乗算器と、
   前記乗算器の出力データの論理を反転したデータがプリ
   セットされ、回転速度信号の１周期間のクロックパルス
   をカウントする第２のカウンタと、前記第２のカウンタ
   のカウント量と前記乗算器の出力データとの差データを
   保持する第２のラッチとを有するサーボ装置。
7. 【請求項７】回転体の回転位相信号と基準位相信号との
   位相差に応じた計測データをクロックパルスのカウント
   値として出力する位相差計測手段と、前記基準位相信号
   の周期を生成するための基準データを前記位相差計測手
   段に供給するメモリ手段と、前記位相差計測手段の出力
   データから前記メモリ手段より供給される基準データの
   ２分の１の大きさのデータを減算して位相誤差を算出す
   る位相誤差算出手段と、前記基準データとクロックパル
   スをもとにして前記回転体の回転速度信号の繰り返し周
   期の基準値からの誤差を算出する速度誤差検出手段と、
   前記位相誤差算出手段と前記速度誤差検出手段の出力デ
   ータを合成して得られる誤差出力信号によって前記回転
   体を駆動する駆動手段とを備え、 前記位相差計測手段は、クロックパルスをカウントする
   カウンタと、前記メモリ手段から供給される基準データ
   が一方の入力データとして供給される加算器と、前記加
   算器の出力データを前記加算器の他方の入力データとし
   て供給するレジスタと、前記回転体位相信号が到来する
   ごとに前記カウンタのカウント値を保持するラッチと、
   前記レジスタと前記ラッチの出力データの差を求める演
   算器と、前記ラッチの動作タイミングの後に前記加算器
   に加算動作を行なわせ、その後に前記レジスタに入力デ
   ータの取り込を行なわせる順序手段とを備え、前記演算
   器の出力データを前記位相信号の基準値からの偏位量と
   して出力するサーボ装置。
8. 【請求項８】回転体の回転位相信号と基準位相信号との
   位相差に応じた計測データをクロックパルスのカウント
   値とし、これに基づいて位相誤差を算出する位相誤差算
   出手段と、前記基準位相信号の周期を生成するための基
   準データを前記位相誤差算出手段に供給するメモリ手段
   と、前記基準データとクロックパルスをもとにして前記
   回転体の回転速度信号の繰り返し周期の基準値からの誤
   差を算出する速度誤差検出手段と、前記位相誤差算出手
   段と前記速度誤差検出手段の出力データを合成して得ら
   れる誤差出力信号によって前記回転体を駆動する駆動手
   段とを備え、 前記位相誤差算出手段は、クロックパルスをカウントす
   るカウンタと、メモリ手段から供給される基準データが
   一方の入力データとして供給される第１の加算器と、前
   記第１の加算器の出力データを前記第１の加算器の他方
   の入力データとして供給するレジスタと、前記回転体位
   相信号が到来するごとに前記カウンタのカウント値を保
   持するラッチと、前記レジスタと前記基準データの２分
   の１の大きさの半値データとを加算する第２の加算器
   と、前記第２の加算器と前記ラッチの出力データの差を
   求める演算器と、前記ラッチの動作タイミングの後に前
   記演算器を動作させ、続いて前記第１の加算器に加算動
   作を行なわせ、さらには前記レジスタに入力データの取
   り込を行なわせ、その後に前記第２の加算器に加算動作
   を行なわせる順序手段とを備え、前記演算器の出力デー
   タを前記位相信号の位相誤差量として出力するサーボ装
   置。
9. 【請求項９】速度誤差検出手段は、メモリ手段から供給
   される基準データに１よりも小さい小数を乗じる乗算器
   と、クロックパルスをカウントするカウンタと、回転体
   速度信号が到来するごとに前記カウンタのカウント値を
   保持するラッチと、前記速度信号が到来するごとに前記
   ラッチの保持データが転送されるレジスタと、前記乗算
   器の出力が一方の入力データとして供給され前記レジス
   タの出力が他方の入力データとして供給される加算器
   と、前記加算器と前記ラッチの出力データの差を求める
   演算器と、前記ラッチの動作タイミングの後に前記演算
   器を動作させるとともに前記レジスタに入力データの取
   り込を行なわせ、その後に前記加算器に加算動作を行な
   わせる順序手段とを備え、前記演算器の出力データを速
   度誤差量として出力する請求項７または８に記載のサー
   ボ装置。