JPH04222086A - Ｉｃカ−ド - Google Patents
Ｉｃカ−ドInfo
- Publication number
- JPH04222086A JPH04222086A JP2412709A JP41270990A JPH04222086A JP H04222086 A JPH04222086 A JP H04222086A JP 2412709 A JP2412709 A JP 2412709A JP 41270990 A JP41270990 A JP 41270990A JP H04222086 A JPH04222086 A JP H04222086A
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- JP
- Japan
- Prior art keywords
- card
- memory
- cpu
- interface connector
- memory card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリカ−ドの機能と
ＣＰＵ内蔵のＩＣカ−ドの機能を併せ持つＩＣカ−ドに
関するものである。
ＣＰＵ内蔵のＩＣカ−ドの機能を併せ持つＩＣカ−ドに
関するものである。
【０００２】
【従来の技術】従来のメモリカ−ドの外観を図４に、ま
た、従来のＣＰＵ内蔵のＩＣカ−ドの外観を図５に示す
。図４において、１０はメモリカ−ド、１１はメモリカ
−ド本体、１２はインタフェ−スコネクタである。図５
において、２０はＣＰＵ内蔵のＩＣカ−ド、２１はＩＣ
カ−ド本体、２２はＩＳＯインタフェ−スコネクタであ
る。インタフェ−スコネクタ１２はＪＥＩＤＡ案（Ｖｅ
ｒ．４）で６８ピン、ＩＳＯインタフェ−スコネクタ２
２は８端子である。なお、ＩＳＯはＩｎｔｅｒｎａｔｉ
ｏｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ Ｆｏｒ Ｓｔａ
ｎｄａｒｄｉｚａｔｉｏｎの略字である。
た、従来のＣＰＵ内蔵のＩＣカ−ドの外観を図５に示す
。図４において、１０はメモリカ−ド、１１はメモリカ
−ド本体、１２はインタフェ−スコネクタである。図５
において、２０はＣＰＵ内蔵のＩＣカ−ド、２１はＩＣ
カ−ド本体、２２はＩＳＯインタフェ−スコネクタであ
る。インタフェ−スコネクタ１２はＪＥＩＤＡ案（Ｖｅ
ｒ．４）で６８ピン、ＩＳＯインタフェ−スコネクタ２
２は８端子である。なお、ＩＳＯはＩｎｔｅｒｎａｔｉ
ｏｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ Ｆｏｒ Ｓｔａ
ｎｄａｒｄｉｚａｔｉｏｎの略字である。
【０００３】さらに、従来のメモリカ−ド１０の回路構
成例を図６に、従来のＣＰＵ内蔵のＩＣカ−ド２０の回
路構成例を図７に示す。図６において、１１はメモリカ
−ド本体、１２はインタフェ−スコネクタ、１３は外部
入出力におけるメモリへのアクセスを管理するメモリ制
御回路、１４はメモリである。また、図７において、２
１はＩＣカ−ド本体、２２はＩＳＯインタフェ−スコネ
クタ、２３は外部とのシリアルデ−タ入出力を行うシリ
アルインタフェ−ス、２４はシリアルデ−タをバス形式
デ−タあるいはその逆に変換するアクセスコントロ−ラ
、２５はデ−タの演算処理をおこなうマイクロコンピュ
−タ（ＣＰＵ）で、演算処理部２５ａ，ワ−クＲＡＭ２
５ｂ，マスクＲＯＭ２５ｃを備えている。２６はメモリ
である。
成例を図６に、従来のＣＰＵ内蔵のＩＣカ−ド２０の回
路構成例を図７に示す。図６において、１１はメモリカ
−ド本体、１２はインタフェ−スコネクタ、１３は外部
入出力におけるメモリへのアクセスを管理するメモリ制
御回路、１４はメモリである。また、図７において、２
１はＩＣカ−ド本体、２２はＩＳＯインタフェ−スコネ
クタ、２３は外部とのシリアルデ−タ入出力を行うシリ
アルインタフェ−ス、２４はシリアルデ−タをバス形式
デ−タあるいはその逆に変換するアクセスコントロ−ラ
、２５はデ−タの演算処理をおこなうマイクロコンピュ
−タ（ＣＰＵ）で、演算処理部２５ａ，ワ−クＲＡＭ２
５ｂ，マスクＲＯＭ２５ｃを備えている。２６はメモリ
である。
【０００４】従来のＣＰＵ内蔵のＩＣカ−ド２０の動作
は、外部からのシリアルデ−タを図７のアクセスコント
ロ−ラ２４においてバス形式デ−タに変換し、これがＣ
ＰＵ２５によって制御されることにより、容易に外部か
らメモリ２６にアクセスしてメモリ２６内のデ−タを読
出し、書き込みを行うことができない構造になっている
。それに対して、メモリカ−ド１０の場合は内部にＣＰ
Ｕを有していないのでメモリカ−ド１０の外部入出力装
置から制御線を通じてバス形式デ−タの入出力の制御を
行っていた。
は、外部からのシリアルデ−タを図７のアクセスコント
ロ−ラ２４においてバス形式デ−タに変換し、これがＣ
ＰＵ２５によって制御されることにより、容易に外部か
らメモリ２６にアクセスしてメモリ２６内のデ−タを読
出し、書き込みを行うことができない構造になっている
。それに対して、メモリカ−ド１０の場合は内部にＣＰ
Ｕを有していないのでメモリカ−ド１０の外部入出力装
置から制御線を通じてバス形式デ−タの入出力の制御を
行っていた。
【０００５】
【発明が解決しようとする課題】上記のように、図４，
図５に示されるメモリカ−ド１０とＩＣカ−ド２０は見
分けることは容易であるが、インタフェ−スコネクタ１
２，ＩＳＯインタフェ−スコネクタ２２が異なる形式の
ため両方を携帯する必要があった。また、図６における
メモリカ−ド１０のメモリ１４と、図７におけるＣＰＵ
内蔵のＩＣカ−ド２０のメモリ２６とは同様の役割を演
じている。したがって、メモリカ−ド１０とＣＰＵ内蔵
のＩＣカ−ド２０の両方を利用するユ−ザは、共用でき
るメモリを個別に所有することになるのでコスト高にな
る欠点を有していた。
図５に示されるメモリカ−ド１０とＩＣカ−ド２０は見
分けることは容易であるが、インタフェ−スコネクタ１
２，ＩＳＯインタフェ−スコネクタ２２が異なる形式の
ため両方を携帯する必要があった。また、図６における
メモリカ−ド１０のメモリ１４と、図７におけるＣＰＵ
内蔵のＩＣカ−ド２０のメモリ２６とは同様の役割を演
じている。したがって、メモリカ−ド１０とＣＰＵ内蔵
のＩＣカ−ド２０の両方を利用するユ−ザは、共用でき
るメモリを個別に所有することになるのでコスト高にな
る欠点を有していた。
【０００６】本発明の目的は、従来のメモリカ−ドとＣ
ＰＵ内蔵のＩＣカ−ドを一体で構成することと、メモリ
部を共用可能とすることで、両者を個別に保持した場合
に比べ携帯性を改善するとともに経済的に安価なＩＣカ
−ドを提供することにある。
ＰＵ内蔵のＩＣカ−ドを一体で構成することと、メモリ
部を共用可能とすることで、両者を個別に保持した場合
に比べ携帯性を改善するとともに経済的に安価なＩＣカ
−ドを提供することにある。
【０００７】
【課題を解決するための手段】本発明のＩＣカ−ドは、
異なる形状をもつ複数のインタフェ−スコネクタと、こ
れらを通じて入出力されるデ−タを記録するためのメモ
リ部と、このメモリ部を複数のインタフェ−スコネクタ
からのデ−タの書き込み，読み出しに共用するように制
御を行うマイクロコンピュ−タとからなるものである。
異なる形状をもつ複数のインタフェ−スコネクタと、こ
れらを通じて入出力されるデ−タを記録するためのメモ
リ部と、このメモリ部を複数のインタフェ−スコネクタ
からのデ−タの書き込み，読み出しに共用するように制
御を行うマイクロコンピュ−タとからなるものである。
【０００８】
【作用】本発明においては、マイクロコンピュ−タの制
御によってメモリ部を従来のＣＰＵ内蔵のＩＣカ−ドの
メモリと同様に使用したり、あるいは従来のメモリカ−
ドのメモリと同様に使用したりして共用する。
御によってメモリ部を従来のＣＰＵ内蔵のＩＣカ−ドの
メモリと同様に使用したり、あるいは従来のメモリカ−
ドのメモリと同様に使用したりして共用する。
【０００９】
【実施例】図１は本発明の一実施例の構成を示すブロッ
ク図である。図１において、３０はＩＣカ−ドの全体を
示し、３１はＩＣカ−ド本体、３２は共用となるメモリ
部であり、その他１２，１３は図６で説明したのと同じ
メモリカ−ドのインタフェ−スコネクタおよび外部入出
力におけるメモリへのアクセスを管理するメモリ制御回
路であり、また、２２，２３，２４，２５は図７で説明
したのと同じＩＳＯインタフェ−スコネクタ，外部との
シルアルデ−タ入出力を行うシリアルインタフェ−ス，
シリアルデ−タをバス形式のデ−タへ、あるいはその逆
に変換する回路であるアクセスコントロ−ルおよび演算
処理を行うＣＰＵである。
ク図である。図１において、３０はＩＣカ−ドの全体を
示し、３１はＩＣカ−ド本体、３２は共用となるメモリ
部であり、その他１２，１３は図６で説明したのと同じ
メモリカ−ドのインタフェ−スコネクタおよび外部入出
力におけるメモリへのアクセスを管理するメモリ制御回
路であり、また、２２，２３，２４，２５は図７で説明
したのと同じＩＳＯインタフェ−スコネクタ，外部との
シルアルデ−タ入出力を行うシリアルインタフェ−ス，
シリアルデ−タをバス形式のデ−タへ、あるいはその逆
に変換する回路であるアクセスコントロ−ルおよび演算
処理を行うＣＰＵである。
【００１０】ここで、メモリカ−ドのインタフェ−スコ
ネクタ１２からメモリ部３２にアクセスする場合は、メ
モリ制御回路１３を通じてバス形式に従ってアクセスを
行い、ＩＳＯインタフェ−スコネクタ２２からメモリ部
３２にアクセスする場合は、外部からのシリアルデ−タ
をアクセスコントロ−ラ２４を通じてデ−タのシリアル
／バス変換を行い、バス形式に変換してからＣＰＵ２５
を通じてアクセスを行う。この時、メモリ部３２へアク
セスするときは両者とも同様の形式になっており、した
がって、両者から送受信される制御線、アドレス線、デ
−タ線を共有することにより１つのメモリ部３２に対し
て２つのインタフェ−スコネクタからのデ−タを読み出
し、書き込みを行うことを可能としている。なお、メモ
リ部３２の共有化の方法として、ＩＳＯインタフェ−ス
コネクタ２２からのデ−タが同一メモリ内で競合しない
ように、図１のメモリ制御回路１３とアクセスコントロ
−ラ２４においてあらかじめメモリアクセスエリアを割
り付けする。前記のＩＣカ−ド３０を実現することによ
って、今までのようにインタフェ−スコネクタの形状が
異なっていたために２種類のカ−ドが存在していたもの
が１枚のカ−ドに収めることが可能となる。
ネクタ１２からメモリ部３２にアクセスする場合は、メ
モリ制御回路１３を通じてバス形式に従ってアクセスを
行い、ＩＳＯインタフェ−スコネクタ２２からメモリ部
３２にアクセスする場合は、外部からのシリアルデ−タ
をアクセスコントロ−ラ２４を通じてデ−タのシリアル
／バス変換を行い、バス形式に変換してからＣＰＵ２５
を通じてアクセスを行う。この時、メモリ部３２へアク
セスするときは両者とも同様の形式になっており、した
がって、両者から送受信される制御線、アドレス線、デ
−タ線を共有することにより１つのメモリ部３２に対し
て２つのインタフェ−スコネクタからのデ−タを読み出
し、書き込みを行うことを可能としている。なお、メモ
リ部３２の共有化の方法として、ＩＳＯインタフェ−ス
コネクタ２２からのデ−タが同一メモリ内で競合しない
ように、図１のメモリ制御回路１３とアクセスコントロ
−ラ２４においてあらかじめメモリアクセスエリアを割
り付けする。前記のＩＣカ−ド３０を実現することによ
って、今までのようにインタフェ−スコネクタの形状が
異なっていたために２種類のカ−ドが存在していたもの
が１枚のカ−ドに収めることが可能となる。
【００１１】図２はＩＳＯインタフェ−スコネクタ２２
とメモリカ−ドのインタフェ−スコネクタ１２を同一方
向側に配置したものである。図２の形式によるカ−ドを
読み取る装置があるとする時、接続機器の制御プログラ
ムや多量のデ−タの読み書きにはメモリカ−ドのインタ
フェ−スコネクタ１２を介して行う。この時、同一方向
側にこのメモリカ−ドのインタフェ−スコネクタ１２が
あり、なおかつ、１つの読取り装置によってデ−タの処
理を行うことができる。
とメモリカ−ドのインタフェ−スコネクタ１２を同一方
向側に配置したものである。図２の形式によるカ−ドを
読み取る装置があるとする時、接続機器の制御プログラ
ムや多量のデ−タの読み書きにはメモリカ−ドのインタ
フェ−スコネクタ１２を介して行う。この時、同一方向
側にこのメモリカ−ドのインタフェ−スコネクタ１２が
あり、なおかつ、１つの読取り装置によってデ−タの処
理を行うことができる。
【００１２】また、図３はＩＳＯインタフェ−スコネク
タ２２とメモリカ−ドのインタフェ−スコネクタ１２を
互いに逆方向側に配置し、ＩＳＯ規格による厚さを有す
るＩＳＯインタフェ−スコネクタ２２側の長さｘをカ−
ドの全長Ｌの約１／２とし、残りのカ−ドの１／２はＪ
ＥＩＤＡ規格による厚さとするようにした。この形状の
差によって従来からあるカ−ドの読取り装置について何
の改良も必要とすることなく使用することができ、かつ
１枚のＩＣカ−ド３０のカ−ド向きを変えて差し替える
だけで２種類の異なるインタフェ−スコネクタからのデ
−タを送受信することが可能となる。なお、図３の厚さ
ｘは、全長Ｌの１／２に限らずＩＳＯ規格のＣＰＵ内蔵
のＩＣカ−ド２０を読取る装置の挿入に必要な長さ以上
であればよい。また、コネクタ形状は、ＩＳＯインタフ
ェ−スコネクタ２２とメモリカ−ドのインタフェ−スコ
ネクタ１２に限ることはないことも明らかである。
タ２２とメモリカ−ドのインタフェ−スコネクタ１２を
互いに逆方向側に配置し、ＩＳＯ規格による厚さを有す
るＩＳＯインタフェ−スコネクタ２２側の長さｘをカ−
ドの全長Ｌの約１／２とし、残りのカ−ドの１／２はＪ
ＥＩＤＡ規格による厚さとするようにした。この形状の
差によって従来からあるカ−ドの読取り装置について何
の改良も必要とすることなく使用することができ、かつ
１枚のＩＣカ−ド３０のカ−ド向きを変えて差し替える
だけで２種類の異なるインタフェ−スコネクタからのデ
−タを送受信することが可能となる。なお、図３の厚さ
ｘは、全長Ｌの１／２に限らずＩＳＯ規格のＣＰＵ内蔵
のＩＣカ−ド２０を読取る装置の挿入に必要な長さ以上
であればよい。また、コネクタ形状は、ＩＳＯインタフ
ェ−スコネクタ２２とメモリカ−ドのインタフェ−スコ
ネクタ１２に限ることはないことも明らかである。
【００１３】
【発明の効果】本発明は以上説明したように、メモリカ
−ドの大容量メモリとＩＳＯ規格のＣＰＵ内蔵のＩＣカ
−ドのセキュリティ機能を１枚のカ−ド内において持た
せるので、従来アプリケ−ションプログラムカ−ドとＩ
Ｄカ−ドの２枚のカ−ドを必要とするデ−タ端末を１枚
のカ−ドで動作することが可能となり、操作性と携帯性
の向上を図ることができる。
−ドの大容量メモリとＩＳＯ規格のＣＰＵ内蔵のＩＣカ
−ドのセキュリティ機能を１枚のカ−ド内において持た
せるので、従来アプリケ−ションプログラムカ−ドとＩ
Ｄカ−ドの２枚のカ−ドを必要とするデ−タ端末を１枚
のカ−ドで動作することが可能となり、操作性と携帯性
の向上を図ることができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例を示す外観斜視図である。
【図３】本発明の他の実施例を示す外観斜視図である。
【図４】従来のメモリカ−ドを示す外観斜視図である。
【図５】従来のＣＰＵ内蔵のＩＣカ−ドを示す外観斜視
図である。
図である。
【図６】図４のメモリカ−ドの回路構成例を示すブロッ
ク図である。
ク図である。
【図７】図５のＣＰＵ内蔵のＩＣカ−ドの回路構成例を
示すブロック図である。
示すブロック図である。
１０ メモリカ−ド
１１ メモリカ−ド本体
１２ インタフェ−スコネクタ
１３ メモリ制御回路
１４ メモリ
２０ ＩＣカ−ド
２１ ＣＰＵ内蔵のＩＣカ−ド本体
２２ ＩＳＯインタフェ−スコネクタ２３ シリア
ルインタフェ−ス ２４ アクセスコントロ−ラ ２５ ＣＰＵ ２６ メモリ ３０ ＩＣカ−ド ３１ ＩＣカ−ド本体 ３２ メモリ部
ルインタフェ−ス ２４ アクセスコントロ−ラ ２５ ＣＰＵ ２６ メモリ ３０ ＩＣカ−ド ３１ ＩＣカ−ド本体 ３２ メモリ部
Claims (1)
- 【請求項１】 異なる形状をもつ複数のインタフェ−
スコネクタと、これら複数のインタフェ−スコネクタを
通じて入出力されるデ−タを記録するためのメモリ部と
、前記各インタフェ−スコネクタを通じて入出力される
デ−タを前記メモリ部を共用して書き込み，読み出し可
能とする制御を行うマイクロコンピュ−タとを有するこ
とを特徴とするＩＣカ−ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412709A JPH04222086A (ja) | 1990-12-21 | 1990-12-21 | Ｉｃカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412709A JPH04222086A (ja) | 1990-12-21 | 1990-12-21 | Ｉｃカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222086A true JPH04222086A (ja) | 1992-08-12 |
Family
ID=18521497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412709A Pending JPH04222086A (ja) | 1990-12-21 | 1990-12-21 | Ｉｃカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222086A (ja) |
-
1990
- 1990-12-21 JP JP2412709A patent/JPH04222086A/ja active Pending
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