JPH04222906A - 書込補償回路およびそれを用いた磁気記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、書込補償回路に係り、
特に薄膜ヘッドを用いた磁気記憶装置の書込補償回路お
よびこの書込補償回路を用いた磁気記憶装置に関するも
のである。 【０００２】 【従来の技術】従来の書込補償回路の一例を図７に示し
説明する。従来の書込補償回路はこの図７に示すように
、ライトデータ７０１と制御クロック信号７０２とを入
力し、中央のビットの信号であるシフトレジスタ出力信
号７０３を遅延回路７４に出力し、中央のビットを除い
た他のビットの状態をパターンデコーダ７２に出力する
シフトレジスタ７１と、パターンデコーダ７２の出力信
号７０４を入力しその信号に対応して中央ビットの位相
を遅延する情報を遅延回路７４に出力する判定回路７３
と、この判定回路７３の情報である遅延回路制御信号７
０５とシフトレジスタ出力信号７０３のうちシフトレジ
スタの中央のビットの信号とを入力し、判定回路７３の
情報に対応してシフトレジスタ７１の出力信号を遅延さ
せた信号を出力する遅延回路７４とを有している。７０
６は遅延回路７４から出力されるプレシフトライトデー
タを示す。 【０００３】つぎに動作について説明する。情報を書込
むときに、磁気ヘッドで読み込んだ時起こすであろうピ
ークシフトを予め書込むときに波形に適応したピークシ
フトを補正して書込むため、ライトデータ７０１をシフ
トレジスタ７１に入力し、パターンデコーダ７２によっ
て波形を判別して、その波形によって起こすであろうピ
ークシフトを補正して書込む。 【０００４】 【発明が解決しようとする課題】解決しようとする問題
点は、従来の書き込み補償回路は波形のパターンによっ
てピークシフトの補正を行っているため、薄膜ヘッドか
ら読み込んだデータでは薄膜ヘッドによって起こる孤立
波形のアンダーシュートによるピークシフトの補正はし
ていない点である。また、孤立波形のアンダーシュート
によるピークシフトの補正を、従来の技術を用いて行お
うとすると、データパターン数が増加し、回路が大きく
なり、より複雑になるという点である。 【０００５】 【課題を解決するための手段】本発明の書込み補償回路
は、データを読み出すときに、そのデータパターンによ
って生じるピークシフトを、予めデータを書込時にピー
クシフトの起こす時間を補正して書込む書込補償回路に
おいて、ライトデータと制御クロック信号を入力したシ
フトレジスタであって，中央のビットの信号を第１の遅
延手段に出力し、最初のビットと最後の状態をデコーダ
に出力し、最初のビットと中央のビットを除く中央から
前のシフトレジスタの状態を第１の計数手段に出力し、
最後のビットと中央のビットを除く中央から後のシフト
レジスタの状態を第２の計数手段に出力するシフトレジ
スタと、このシフトレジスタの最初のビットと中央のビ
ットを除いた中央から前のこのシフトレジスタの状態を
入力し、このシフトレジスタの最初のビットと中央のビ
ットとの極性に対応した情報をデコーダに出力する第１
の計数手段と、上記シフトレジスタの最後のビットと中
央のビットを除いた中央から後のこのシフトレジスタの
状態を入力し、このシフトレジスタの最後のビットと中
央のビットとの極性に対応した情報をデコーダに出力す
る第２の計数手段と、上記シフトレジスタの最初の状態
と最後の状態と上記第１の計数手段の出力情報と上記第
２の計数手段の出力情報と制御クロック信号とを入力し
，中央ビットの位相シフト量に対応した信号に変換し出
力するデコーダと、上記シフトレジスタの中央のビット
の状態の信号を，ライトデータがこのシフトレジスタを
通って上記第１，第２の計数手段に入力され、上記デコ
ーダで処理され判定手段から出力されるまでの時間だけ
遅らせる第１の遅延手段と、上記デコーダの出力信号と
クロック制御信号とを入力し、このデコーダの出力信号
に対応して中央ビットの位相を遅延する情報を第２の遅
延手段に出力する判定手段と、この判定手段の情報と上
記第１の遅延手段の出力信号とを入力し、この判定手段
の情報に対応してこの第１の遅延手段の出力信号を遅延
させた信号を出力する第２の遅延手段とを備えたもので
ある。また、本発明の別の発明による書込補償回路は、
ライトデータと制御クロック信号とを入力したシフトレ
ジスタであって、中央のビットの信号を第１の遅延手段
に出力し、中央のビットを除いた最初のビットから中央
のビットまでの間で第１の選択手段が選択する範囲のシ
フトレジスタの状態をこの第１の選択手段に出力し、中
央のビットを除いた最後のビットから中央のビットまで
の間で第２の選択手段が選択する範囲のシフトレジスタ
の状態をこの第２の選択手段に出力し、最初のビットと
中央のビットを除く中央から前のシフトレジスタの状態
を第１の計数手段に出力し、最後のビットと中央のビッ
トを除く中央から後のシフトレジスタの状態を第２の計
数手段に出力するシフトレジスタと、アドレス情報を入
力しそのアドレス情報に対応したヘッドが起こす孤立波
形のアンダーシュートの位置に対応する情報を出力する
制御手段と、この制御手段の出力情報と中央のビットを
除いた最初のビットから中央のビットまでの間で，第１
の選択手段が選択する範囲の上記シフトレジスタの状態
とを入力し、上記制御手段の出力情報に対応してこのシ
フトレジスタのビットを選択し、選択されたビットの状
態をデコーダに出力する第１の選択手段と、上記制御手
段の出力情報と中央のビットを除いた最後のビットから
中央のビットまでの間で選択する範囲の上記シフトレジ
スタの状態を入力し、この制御手段の出力情報に対応し
てこのシフトレジスタのビットを選択し、選択されたビ
ットの状態をデコーダに出力する第２の選択手段と、上
記シフトレジスタの最初のビットと中央のビットを除い
た中央から前のこのシフトレジスタの状態と上記制御手
段の情報とを入力し、この制御手段から出力された情報
に対応したこのシフトレジスタのビットと中央のビット
との極性に対応した情報をデコーダに出力する第１の計
数手段と、上記シフトレジスタの最後のビットと中央の
ビットを除いた中央から後のこのシフトレジスタの状態
と上記制御手段の情報とを入力し、この制御手段から出
力された情報に対応したこのシフトレジスタのビットと
中央のビットとの極性に対応した情報をデコーダに出力
する第２の計数手段と、上記第１および第２の選択手段
の選択した上記シフトレジスタの状態と上記第１および
第２の計数手段の各出力情報と制御クロック信号とを入
力し、上記中央ビットの位相シフト量に対応した信号を
判定手段に出力するデコーダと、このデコーダの出力信
号と制御クロック信号とを入力し、このデコーダの出力
信号に対応して中央のビットの位相を遅延する情報を第
２の遅延手段に出力する判定手段と、上記シフトレジス
タの中央のビットの状態の信号をライトデータがこのシ
フトレジスタを通って上記第１および第２の計数手段に
入力され、上記デコーダで処理され上記判定手段から出
力されるまでの時間だけ遅らせる第１の遅延手段と、上
記判定手段の情報と上記第１の遅延手段の出力信号とを
入力し、この判定手段の情報に応じてこの第１の遅延手
段の出力を遅延させた信号を出力する第２の遅延手段と
を備えてなるものである。また、本発明のさらに別の発
明による書込補償回路は、ライトデータと制御クロック
信号を入力したシフトレジスタであって、中央のビット
の信号を第１の遅延手段に出力し、最初のビットと中央
のビットを除いた中央から前のシフトレジスタの状態を
第１の計数手段に出力し、最後のビットと中央のビット
を除いた中央から後のシフトレジスタの状態を第２の計
数手段に出力し、最初のビットと最後のビットをデコー
ダに出力し、中央ビット近隣のビット状態をパターンデ
コーダに出力するシフトレジスタと、このシフトレジス
タの最初のビットと中央のビットを除いた中央から前の
シフトレジスタの状態を入力し，このシフトレジスタの
最初のビットと中央のビットとの極性に対応した情報を
デコーダに出力する第１の計数手段と、上記シフトレジ
スタの最後のビットと中央のビットを除いた中央から後
のこのシフトレジスタの状態を入力し、このシフトレジ
スタの最後のビットと中央のビットの極性に対応した情
報をデコーダに出力する第２の計数手段と、上記シフト
レジスタの中央ビット近隣のビット状態を入力し、その
中央ビット近隣のビットパターンに対応した情報を判定
手段に出力するパターンデコーダと、上記シフトレジス
タの最初の状態と最後の状態と上記第１および第２の計
数手段の各出力情報と制御クロック信号を入力し、中央
ビットの位相シフト量に対応した信号を判定手段に出力
するデコーダと、上記シフトレジスタの中央のビットの
状態の信号をライトデータがこのシフトレジスタを通っ
て上記第１および第２の計数手段に入力され、上記デコ
ーダで処理され、判定手段から出力されるまでの時間だ
け遅らせる第１の遅延手段と、上記パターンデコーダの
出力情報と上記デコーダの出力信号と制御クロック信号
とを入力し、その情報に対応して中央ビットの位相を遅
延する情報を第２の遅延手段に出力する判定手段と、こ
の判定手段の情報と上記第１の遅延手段の出力信号とを
入力し、この判定手段の情報に対応してこの第１の遅延
手段の出力信号を遅延させた信号を出力する第２の遅延
手段とを備えてなるものである。また、本発明の別の発
明による書込補償回路は、ライトデータと制御クロック
信号とを入力したシフトレジスタであって、中央のビッ
トの信号を第１の遅延手段に出力し、中央のビットを除
いた最初のビットから中央のビットまでの間で第１の選
択手段が選択する範囲のシフトレジスタの状態をこの第
１の選択手段に出力し、中央のビットを除いた最後のビ
ットから中央のビットまでの間で第２の選択手段が選択
する範囲のシフトレジスタの状態を第２の選択手段に出
力し、最初のビットと中央のビットを除く中央から前の
シフトレジスタの状態を第１の計数手段に出力し、最後
のビットと中央のビットを除く中央から後のシフトレジ
スタの状態を第２の計数手段に出力し、中央ビット近隣
のビット状態をパターンデコーダに出力するシフトレジ
スタと、アドレス情報を入力し、そのアドレス情報に対
応したヘッドが起こす孤立波形のアンダーシュートの位
置に対応する情報とを出力する制御手段と、この制御手
段の出力情報と中央のビットを除いた最初のビットから
中央のビットまでの間で選択する範囲の上記シフトレジ
スタの状態を入力し、上記制御手段の出力情報に対応し
てこのシフトレジスタのビットを選択し、選択されたビ
ットの状態をデコーダに出力する第１の選択手段と、上
記制御手段の出力情報と中央ビットを除いた最後のビッ
トから中央のビットまでの間で選択する範囲の上記シフ
トレジスタの状態を入力し、上記制御手段の出力情報に
対応してこのシフトレジスタのビットを選択し、選択さ
れたビットの状態をデコーダに出力する第２の選択手段
と、上記シフトレジスタの最初のビットと中央のビット
を除いた中央から前のこのシフトレジスタの状態と上記
制御手段の情報とを入力し、この制御手段から出力され
た情報に対応したこのシフトレジスタのビットと中央の
ビットとの極性に対応した情報をデコーダに出力する第
１の計数手段と、上記シフトレジスタの最後のビットと
中央のビットを除いた中央から後のこのシフトレジスタ
の状態と上記制御手段の情報とを入力とし、この制御手
段から出力された情報に対応したこのシフトレジスタの
ビットと中央のビットとの極性に対応した情報をデコー
ダに出力する第２の計数手段と、上記第１および第２の
選択手段の選択した上記シフトレジスタの状態と上記第
１および第２の計数手段の出力情報と制御クロック信号
とを入力し、上記シフトレジスタの中央ビットの位相シ
フト量に対応した出力を判定手段に出力するデコーダと
、上記シフトレジスタの中央ビット近隣のビット状態を
入力し、その中央ビット近隣のビットパターンに対応し
た情報を判定手段に出力するパターンデコーダと、上記
シフトレジスタの中央のビットの状態の信号をライトデ
ータがこのシフトレジスタを通って上記第１および第２
の計数手段に入力され、上記デコーダで処理され、判定
手段から出力されるまでの時間だけ遅らせる第１の遅延
手段と、上記パターンデコーダの出力情報と上記デコー
ダの出力信号と制御クロック信号とを入力し、その情報
に対応して中央ビットの位相を遅延する情報を第２の遅
延手段に出力する判定手段と、この判定手段の情報と上
記第１の遅延手段の出力信号とを入力し、この判定手段
の情報に対応してこの第１の遅延手段の出力信号を遅延
させた信号を出力する第２の遅延手段とを備えてなるも
のである。また、本発明のさらに別の発明による書込補
償回路は、上記各発明のいずれかにおいて、各計数手段
において、シフトレジスタの状態を入力し、磁化反転を
数え、奇数であるか偶数であるかの情報をデコーダに出
力するようにしたものである。 【０００６】 【作用】本発明においては、データを読み出すときに、
そのデータパターンによって生じるピークシフトを、予
めデータを書込時にピークシフトの起こす時間を補正し
て書込む。 【０００７】 【実施例】図１は本発明による書込補償回路の一実施例
を示すブロック図である。この図１において、１は制御
クロック信号１０２とこの制御クロック信号１０２に同
期したライトデータ１０１を入力としたシフトレジスタ
であって、このシフトレジスタ１は中央のビットの信号
を遅延手段（５）に出力し、最初のビットと最後のビッ
トの状態をデコーダ（４）に出力し、最初のビットと中
央のビットを除く中央から前のシフトレジスタの状態を
計数手段（２）に出力し、最後のビットと中央のビット
を除く中央から後のシフトレジスタの状態を計数手段（
３）に出力するシフトレジスタである。２は計数回路で
、この計数回路２はシフトレジスタ１の最初のビットと
中央のビットを除いた中央から前のこのシフトレジスタ
の状態を入力し、このシフトレジスタの最初のビットと
中央のビットとの極性に対応した情報をデコーダ（４）
に出力する計数手段を構成している。３は計数回路で、
この計数回路３はシフトレジスタ１の最後のビットと中
央のビットを除いた中央から後のこのシフトレジスタ１
の状態を入力し、このシフトレジスタ１の最後のビット
と中央のビットとの極性に対応した情報をデコーダ（４
）に出力する計数手段を構成している。４はシフトレジ
スタ１の最初の状態と最後の状態と計数手段（２）の出
力情報と計数手段（３）の出力情報と制御クロック信号
１０２とを入力し、中央ビットの位相シフト量に対応し
た信号に変換し出力するデコーダ、５は遅延回路で、こ
の遅延回路５はシフトレジスタ１の中央のビットの状態
の信号を，ライトデータ１０１がこのシフトレジスタ１
を通って計数手段（２），（３）に入力され、デコーダ
４で処理され判定手段（６）から出力されるまでの時間
だけ遅らせる遅延手段を構成している。６は判定回路で
、この判定回路６はデコーダ４の出力信号とクロック制
御信号１０２とを入力し、このデコーダ４の出力信号に
対応して中央ビットの位相を遅延する情報を遅延手段（
７）に出力する判定手段を構成している。 ７は遅延回路で、この遅延回路７は判定手段（６）の情
報と遅延手段（５）の出力信号とを入力し、この判定手
段（６）の情報に対応してこの遅延回路５の出力信号を
遅延させた信号を出力する遅延手段を構成している。そ
して、この遅延回路７はプレシフトライトデータ１０９
を図示しないライト回路へ出力する。 【０００８】そして、シフトレジスタ１はライトデータ
１０１と制御クロック信号１０２を入力として、シフト
レジスタ出力信号１０３のＴ０　を遅延回路５に、シフ
トレジスタ出力信号１０３のＴＡ　およびＴＢ　をデコ
ーダ４に，シフトレジスタ出力信号１０３のＴ−１〜Ｔ
Ｂ＋１　を計数回路２に，シフトレジスタ出力信号１０
３のＴ１　〜ＴＡ−１　を計数回路３にそれぞれ出力す
る。また、デコーダ４はシフトレジスタ出力信号のＴＢ
　とＴＡ　と計数回路２の出力信号１０４と計数回路３
の出力信号１０５および制御クロック信号１０２を入力
として、デコーダ出力信号１０６を判定回路６に出力す
る。この判定回路６はデコーダ出力信号１０６と制御ク
ロック信号１０２を入力として遅延回路制御信号１０７
を遅延回路７に出力する。また、遅延回路５はシフトレ
ジスタ出力信号１０３のＴ０　と制御クロック信号１０
２を入力として遅延回路出力ライトデータ１０８を遅延
回路７に出力し、この遅延回路７は遅延回路制御信号１
０７と遅延回路出力ライトデータ１０８を入力としてプ
レシフトライトデータ１０９をライト回路へ出力する。 　　　　　　【０００９】この図１に示す実施例は薄膜
ヘッド特有の再生波形によるピークシフトを補償するた
めのもので、従来のパターン効果によるピークシフトが
小さく、従来の書込補償が必要なく、また、薄膜ヘッド
の特性の「ばらつき」が小さく、ＴＲ′，ＴＦ　′の変
動が小さく、シフトレジスタの位置を選択する必要のな
い場合のものである。 【００１０】図２は本発明の他の実施例を示すブロック
図である。この図２において、１はライトデータ１０１
と制御クロック信号１０２とを入力したシフトレジスタ
であって、中央のビットの信号を遅延手段（１５）に出
力し、中央のビットを除いた最初のビットから中央のビ
ットまでの間で選択手段（８）が選択する範囲のシフト
レジスタの状態をこの選択手段（８）に出力し、中央の
ビットを除いた最後のビットから中央のビットまでの間
で選択手段（９）が選択する範囲のシフトレジスタの状
態をこの選択手段（９）に出力し、最初のビットと中央
のビットを除く中央から前のシフトレジスタの状態を計
数手段（１０）に出力し、最後のビットと中央のビット
を除く中央から後のシフトレジスタの状態を計数手段（
１１）に出力するシフトレジスタである。１２は制御回
路で、この制御回路１２はアドレス情報であるアドレス
信号１１０を入力しそのアドレス情報に対応したヘッド
が起こす孤立波形のアンダーシュートの位置に対応する
情報を出力する制御手段を構成している。８は選択回路
で、この選択回路８は記憶手段（１２）の出力情報と中
央のビットを除いた最初のビットから中央のビットまで
の間で、選択手段（８）が選択する範囲のシフトレジス
タ１の状態とを入力し、制御手段（１２）の出力情報に
対応してこのシフトレジスタ１のビットを選択し、選択
されたビットの状態をデコーダに出力する選択手段を構
成している。９は選択回路で、この選択回路９は制御手
段（１２）の出力情報と中央のビットを除いた最後のビ
ットから中央のビットまでの間で選択する範囲のシフト
レジスタ１の状態を入力し、この制御手段（１２）の出
力情報に対応してこのシフトレジスタ１のビットを選択
し、選択されたビットの状態をデコーダに出力する選択
手段を構成している。１０は計数回路で、この計数回路
１０はシフトレジスタ１の最初のビットと中央のビット
を除いた中央から前のこのシフトレジスタ１の状態と制
御手段（１２）の情報とを入力し、この制御手段（１２
）から出力された情報に対応したこのシフトレジスタ１
のビットと中央のビットとの極性に対応した情報をデコ
ーダに出力する計数手段を構成している。１１は計数回
路で、この計数回路１１はシフトレジスタ１の最後のビ
ットと中央のビットを除いた中央から後のこのシフトレ
ジスタ１の状態と制御手段（１２）の情報とを入力し、
この制御手段（１２）から出力された情報に対応したこ
のシフトレジスタ１のビットと中央のビットとの極性に
対応した情報をデコーダに出力する計数手段を構成して
いる。１３は選択手段（８），（９）の選択したシフト
レジスタ１の状態と計数手段（１０），（１１）の各出
力情報と制御クロック信号１０２とを入力し、シフトレ
ジスタ１の中央ビットの位相シフト量に対応した信号を
判定手段に出力するデコーダ、１４は判定回路で、この
判定回路１４はこのデコーダ１３の出力信号と制御クロ
ック信号１０２とを入力し、このデコーダ１３の出力信
号に対応して中央のビットの位相を遅延する情報を遅延
手段（１６）に出力する判定手段を構成している。 １５は遅延回路で、この遅延回路１５はシフトレジスタ
１の中央のビットの状態の信号を、ライトデータがこの
シフトレジスタ１を通って計数手段（１０），（１１）
に入力され、デコーダ１３で処理され判定手段（１４）
から出力されるまでの時間だけ遅らせる第１の遅延手段
を構成している。１６は遅延回路で、この遅延回路１６
は判定手段（１４）の情報と遅延手段（１５）の出力信
号とを入力し、この判定手段（１４）の情報に応じて遅
延手段（１５）の出力を遅延させた信号を出力する遅延
手段を構成している。この図２において、１０３はシフ
トレジスタ出力信号を示し、１１１は制御回路１２から
出力される選択回路および計数回路の制御信号、１１２
および１１３は選択回路８および９の出力信号、１１４
および１１５は計数回路１０および１１の出力信号、１
１６はデコーダ出力信号、１１７は遅延回路出力ライト
データ、１１８は判定回路１４から出力される遅延回路
制御信号、１１９は遅延回路１６から外部のライト回路
へ出力されるプレシフトライトデータを示す。そして、
この図２に示される実施例は、図１で示される実施例に
アドレスに対応してシフトレジスタ１の位置が選択可能
となっている。 【００１１】図３は本発明による書込補償回路のさらに
他の実施例を示すブロック図である。この図３において
、１はライトデータ１０１と制御クロック信号１０２を
入力したシフトレジスタであって、中央のビットの信号
を遅延回路に出力し、最初のビットと中央のビットを除
いた中央から前のシフトレジスタ１の状態を計数手段（
１７）に出力し、最後のビットと中央のビットを除いた
中央から後のシフトレジスタ１の状態を計数手段（１８
）に出力し、最初のビットと最後のビットをデコーダに
出力し、中央ビット近隣のビット状態をパターンデコー
ダに出力するシフトレジスタである。１７は計数回路で
、この計数回路１７はシフトレジスタ１の最初のビット
と中央のビットを除いた中央から前のシフトレジスタ１
の状態を入力し、このシフトレジスタ１の最初のビット
と中央のビットとの極性に対応した情報をデコーダに出
力する計数手段を構成している。１８は計数回路で、こ
の計数回路１８はシフトレジスタ１の最後のビットと中
央のビットを除いた中央から後のこのシフトレジスタ１
の状態を入力し、このシフトレジスタ１の最後のビット
と中央のビットの極性に対応した情報をデコーダに出力
する計数手段を構成している。１９はシフトレジスタ１
の中央ビット近隣のビット状態を入力し、その中央ビッ
ト近隣のビットパターンに対応した情報を判定回路に出
力するパターンデコーダ、２０はシフトレジスタ１の最
初の状態と最後の状態と計数手段（１７），（１８）の
各出力情報と制御クロック信号１０２を入力し、中央ビ
ットの位相シフト量に対応した信号を判定回路に出力す
るデコーダ、２１は遅延回路で、この遅延回路２１はシ
フトレジスタ１の中央のビットの状態の信号をライトデ
ータがこのシフトレジスタ１を通って計数手段（１７）
，（１８）に入力され、デコーダ２０で処理され、判定
回路から出力されるまでの時間だけ遅らせる遅延手段を
構成している。２２は判定回路で、この判定回路２２は
パターンデコーダ１９の出力情報とデコーダ２０の出力
信号と制御クロック信号１０２とを入力し、その情報に
対応して中央ビットの位相を遅延する情報を遅延手段（
２３）に出力する判定手段を構成している。２３は、遅
延回路で、この遅延回路２３は判定手段（２２）の情報
と遅延手段（２１）の出力信号とを入力し、この判定手
段（２２）の情報に対応してこの遅延手段（２１）の出
力信号を遅延させた信号を出力する遅延手段を構成して
いる。この図３において、１０３はシフトレジスタ出力
信号を示し、１２１および１２２は計数回路１７および
１８の出力信号、１２３はパターンデコーダ１９の出力
信号、１２４はデコーダ出力信号、１２５は遅延回路出
力ライトデータ、１２６は判定回路２２から出力される
遅延回路制御信号、１２７は遅延回路２３から外部のラ
イト回路へ出力されるプレシフトライトデータを示す。 そして、この図３に示す実施例は、図１に示す実施例で
従来のデータパターンによるピークシフトに対する書込
補償と併用できるようにしたものである。 【００１２】図４は本発明による書込補償回路の他の実
施例を示すブロック図である。この図４において図２と
同一符号のものは相当部分を示し、１はライトデータ１
０１と制御クロック信号１０２とを入力したシフトレジ
スタであって、中央のビットの信号を遅延手段（３１）
に出力し、中央のビットを除いた最初のビットから中央
のビットまでの間で選択手段（２５）が選択する範囲の
シフトレジスタ１の状態をこの選択手段（２５）に出力
し、中央のビットを除いた最後のビットから中央のビッ
トまでの間で選択手段（２６）が選択する範囲のシフト
レジスタ１の状態を選択手段（２６）に出力し、最初の
ビットと中央のビットを除く中央から前のシフトレジス
タ１の状態を計数手段（２７）に出力し、最後のビット
と中央のビットを除く中央から後のシフトレジスタ１の
状態を計数手段（２８）に出力し、中央ビット近隣のビ
ット状態をパターンデコーダに出力するシフトレジスタ
である。２５は選択回路で、この選択回路２５は制御手
段（１２）の出力情報と中央のビットを除いた最初のビ
ットから中央のビットまでの間で選択する範囲のシフト
レジスた１の状態を入力し、制御手段（１２）の出力情
報に対応してこのシフトレジスタ１のビットを選択し、
選択されたビットの状態をデコーダに出力する選択手段
を構成している。２６は選択回路で、この選択回路２６
は制御手段（１２）の出力情報と中央ビットを除いた最
後のビットから中央のビットまでの間で選択する範囲の
シフトレジスタ１の状態を入力し、制御手段（１２）の
出力情報に対応してこのシフトレジスタ１のビットを選
択し、選択されたビットの状態をデコーダに出力する選
択手段を構成している。２７は計数回路で、この計数回
路２７はシフトレジスタ１の最初のビットと中央のビッ
トを除いた中央から前のこのシフトレジスタ１の状態と
制御手段（１２）の情報とを入力し、この制御手段（１
２）から出力された情報に対応したこのシフトレジスタ
１のビットと中央のビットとの極性に対応した情報をデ
コーダに出力する計数手段を構成している。２８は計数
回路で、この計数回路２８はシフトレジスタ１の最後の
ビットと中央のビットを除いた中央から後のこのシフト
レジスタの状態と制御手段（１２）の情報とを入力とし
、この制御手段（１２）から出力された情報に対応した
このシフトレジスタ１のビットと中央のビットとの極性
に対応した情報をデコーダに出力する計数手段を構成し
ている。２９は選択手段（２５）、（２６）で選択した
シフトレジスタ１の状態と計数手段（２７）、（２８）
の出力情報と制御クロック信号１０２とを入力し、シフ
トレジスタ１の中央ビットの位相シフト量に対応した出
力を判定回路に出力するデコーダ、３０はシフトレジス
タ１の中央ビット近隣のビット状態を入力し、その中央
ビット近隣のビットパターンに対応した情報を判定回路
に出力するパターンデコーダ、３１は遅延回路で、この
遅延回路３１はシフトレジスタ１の中央のビットの状態
の信号をライトデータがこのシフトレジスタ１を通って
計数手段（２７），（２８）に入力され、デコーダ２９
で処理され、判定回路から出力されるまでの時間だけ遅
らせる遅延手段を構成している。３２は判定回路で、こ
の判定回路３２はパターンデコーダ３０の出力情報とデ
コーダ２９の出力信号と制御クロック信号１０２とを入
力し、その情報に対応して中央ビットの位相を遅延する
情報を遅延手段（３３）に出力する判定手段を構成して
いる。３３は遅延回路で、この遅延回路３３は判定手段
（３２）の情報と遅延手段（３１）の出力信号とを入力
し、この判定手段（３２）の情報に対応してこの遅延手
段（３１）の出力信号を遅延させた信号を出力する遅延
手段を構成している。そして、シフトレジスタ１は制御
クロック信号１０２とこの制御クロック信号１０２に同
期したライトデータ１０１を入力として、シフトレジス
タ１の出力信号であるシフトレジスタ出力信号１０３を
パターンデコーダ３０、選択回路２５、計数回路２７、
計数回路２８、選択回路２６および遅延回路３１に出力
する。パターンデコーダ３０はシフトレジスタ１の出力
であるシフトレジスタ出力信号１０３のうち、Ｔ−１〜
ＴＥ　とＴ１〜ＴＤまでのシフトレジスタ出力信号１０
３と制御クロック信号１０２を入力としてこのパターン
デコーダ３０の出力信号であるパターンデコーダ出力信
号１３０を判定回路３２へ出力する。一方、制御回路１
２はアドレス信号１１０を入力して制御信号１１１ａを
選択回路２５と計数回路２７に出力し、制御信号１１１
ｂを選択回路２６と計数回路２８に出力する。選択回路
２５はシフトレジスタ出力信号１０３のうちＴＢ＋Ｌ　
〜ＴＢ　までのシフトレジスタ出力信号１０３と制御信
号１１１ａを入力として選択回路２５の出力である選択
回路出力信号１３２をデコーダ２９へ出力する。選択回
路２６はシフトレジスタ出力信号１０３のうちＴＡ−Ｎ
　〜ＴＡ　までのシフトレジスタ出力信号１０３と制御
信号１１１ｂを入力として選択回路２６の出力である選
択回路出力信号１３３をデコーダ２９へ出力する。そし
て、計数回路２７はシフトレジスタ出力信号１０３のう
ちＴ−１〜ＴＢ＋１　までのシフトレジスタ出力信号１
０３と制御信号１１１ａを入力として計数回路２７の出
力である計数回路出力信号１３４をデコーダ２９へ出力
する。計数回路２８はシフトレジスタ出力信号１０３の
うちＴ１　〜ＴＡ−１　までのシフトレジスタ出力信号
１０３と制御信号１１１ｂを入力として計数回路２８の
出力である計数回路出力信号１３５をデコーダ２９へ出
力する。このデコーダ２９は選択回路出力信号１３２，
計数回路出力信号１３４，選択回路出力信号１３３，計
数回路出力信号１３５および制御クロック信号１０２を
入力とし、デコーダ２９の出力であるデコーダ出力信号
１３６を判定回路３２へ出力する。判定回路３２はパタ
ーンデコーダ出力信号１３０とデコーダ出力信号１３６
および制御クロック信号１０２を入力として判定回路３
２の出力である遅延回路制御信号１３７を遅延回路３３
へ出力する。そして、遅延回路３１はシフトレジスタ出
力信号１０３のうちＴ０　と制御クロック信号１０２と
を入力として、遅延回路３１の出力である遅延回路出力
ライトデータ１３８を遅延回路３３へ出力する。この遅
延回路３３は遅延回路制御信号１３７と遅延回路出力ラ
イトデータ１３８を入力として、遅延回路３３の出力で
あるプレシフトライトデータ１３９をライト回路（図示
せず）へ出力する。 【００１３】つぎにこの図４に示す実施例の動作を説明
する。まず、シフトレジスタ１に制御クロック信号１０
２とこの制御クロック信号１０２に同期したライトデー
タ１０１が入力されると、シフトレジスタ１はライトデ
ータ１０１のレベル（「１」・・・ハイレベル，「０」
・・・ローレベル）をシフトレジスタ出力信号１０３の
ＴＢ　に出力し、このレベルは制御クロック信号１０２
の入力毎に上位レジスタに送られる。この実施例では、
シフトレジスタ１は最上位ＴＡ　から最下位ＴＢ　まで
のレジスタを持ち、このそれぞれのレジスタの値をシフ
トレジスタ出力信号１０３として出力している。ここで
、ライトデータ１０１のレベルが「１」のときに磁化遷
移が存在する（「１」のとき磁気デイスク装置の磁気ヘ
ッドに流す電流の方向を切り替える）ことを表すものと
する。 パターンデコーダ３０はシフトレジスタ１のＴ−１〜Ｔ
Ｅ　とＴ１　〜ＴＤ　までのシフトレジスタ出力信号１
０３を入力し、このＴ−１〜ＴＥ　とＴ１　〜ＴＤ　ま
でのレジスタのレベルが「１」である位置を判定し、そ
の位置にしたがったパターンデコーダ出力信号１３０を
出力する。すなわち、パターンデコーダ３０は、ライト
データ１０１のデータパターンの判定を行い、そのパタ
ーンに応じた出力をパターンデコーダ出力信号１３０と
して出力している。そして、このパターンデコーダ出力
信号１３０によりライトデータの遅延時間を変えて書込
補償を行ったライトデータを得るのが従来の書込補償回
路の方法である。つぎに、選択回路２５は入力されるＴ
Ｂ　〜ＴＢ＋Ｌ　までのシフトレジスタ出力信号１０３
の中から制御信号１１１ａにしたがって１箇を選択し、
そのレベルを選択回路出力信号１３２として出力する。 計数回路２７は制御信号１１１ａにより選択回路２５が
選択したレジスタより１箇上位のレジスタからＴ−１ま
でのレジスタのレベルが「１」であるレジスタの個数を
計数し、その個数が奇数であるか偶数であるかを判定し
、その結果を計数回路出力信号１３４として出力する。 例えば、偶数のときレベル「１」，奇数のときレベル「
０」を出力する。選択回路２６は入力されるＴＡ　〜Ｔ
Ａ−Ｎ　までのシフトレジスタ出力信号１０３の中から
制御信号１１１ｂにしたがって１箇を選択し、そのレベ
ルを選択回路出力信号１３３として出力する。計数回路
２８は制御信号１１１ｂにより選択回路２６が選択した
レジスタより１箇下位のレジスタからＴ１　までのレジ
スタのレベルが「１」であるレジスタの個数を計数し、
その個数が奇数であるか偶数であるかを判定し、その結
果を計数回路出力信号１３５として出力する。デコーダ
２９は選択回路出力信号１３２と計数回路出力信号１３
４および選択回路出力信号１３３と計数回路出力信号１
３５のレベルにしたがいデコーダ出力信号１３６を出力
する。判定回路３２は入力のパターンデコーダ出力信号
１３０とデコーダ出力信号１３６の結果によりライトデ
ータの遅延時間を決定し、後段の遅延回路３３を制御す
るための遅延回路制御信号１３７を出力する。遅延回路
３３はこの遅延回路制御信号１３７により入力の遅延回
路出力ライトデータ１３８を一定時間遅らせ、ライト回
路へプレシフトライトデータ１３９を出力する。遅延回
路３１はパターンデコーダ３０，デコーダ２９および判
定回路３２の処理に要する制御クロック信号１０２のク
ロック数分、入力のシフトレジスタ出力信号１０３を遅
らせて遅延回路出力ライトデータ１３８として出力する
。そして、制御回路１２はアドレス信号１１０を入力と
してそれにしたがった制御信号１１１ａと制御信号１１
１ｂとを出力する。 【００１４】つぎに各信号の内容を図５，図６および下
記の表１を用いて説明する。 【００１５】 【表１】 【００１６】まず、薄膜ヘッドを用いたときの再生波形
の孤立波は図５の（ａ）に示すようになり、その微分後
の孤立波の波形は図５の（ｂ）に示すようになる。この
とき、中心点Ｐの磁化遷移から　ＴＦ′および　ＴＲ′
だけ離れたＡ部，Ｂ部の位置が他の磁化遷移に重なると
その場所でピークシフトを生じる。　　いま、シフトレ
ジスタ１の出力信号１０３のＴ０　を基準に考えると、
図６に示すように、Ｔ０　より　ＴＲ′前あるいは　Ｔ
Ｆ′後に他の磁化遷移があると、Ｔ０　のビットがその
影響を受ける。また、その影響により生じるピークシフ
トの方向はＴ０　と　ＴＲ′前あるいは　Ｔ０　とＴＦ
′後の磁化遷移の極性、すなわち、Ｔ０　とＴＲ′前あ
るいは　ＴＦ′後の磁化遷移の間に何回磁化遷移が存在
するか、奇数個か偶数個かで逆となる。そこで、磁化反
転の個数（レベル「１」の個数）を前後それぞれ計数回
路２７および計数回路２８で判定する。また、ＴＦ′，
ＴＲ′の大きさはヘッド，シリンダ位置により変わるの
で、シフトレジスタ１の任意のレジスタの位置を選択回
路２５および選択回路２６により選択できるようにする
。このとき、選択回路出力信号１３２，計数回路出力信
号１３４，選択回路出力信号１３３，計数回路出力信号
１３５の状態に対するデコーダ出力の状態を表１に示す
。このとき、デコーダ出力信号１３６は９通りの出力と
なる。この表１において、Ｎはピークシフト０で、Ｄは
遅らし側，Ｅは進み側である。 そして、選択回路出力信号１３２，選択回路出力信号１
１３は「０」磁化遷移なし、「１」磁化遷移ありであり
、計数回路出力信号１３４，計数回路出力信号１３５は
「０」奇数，「１」偶数であり、Ｄｒ，Ｄｆ　は遅らし
側，Ｅｒ，Ｅｆ　は進み側である。 【００１７】また、ＴＦ′とＴＲ′の効果がほぼ等しい
とき、すなわち、Ｅｒ＝Ｅｆ＝−Ｄｒ＝−Ｄｆ　，　Ｅ
＝Ｅｒ＝Ｅｆ　，　Ｄ＝Ｄｒ＝Ｄｆ　　なら５通りにで
きる。　　　　　そして、判定回路３２は薄膜ヘッド特
有のピークシフトと従来のパターン効果によるピークシ
フトの両方を加算したピークシフトを計算し、遅延回路
３３を制御する。このような構成の書込補償回路により
、薄膜ヘッド特有の再生波形に対し最適な書込補償を行
うことができ、また、従来のパターン効果に対する書込
補償と併用できる。さらに、ヘッドの特性やヘッドの位
置の違いによるアンダーシュート位置の差に対しても対
応可能となる。そして、図１ないし図４に示す実施例の
いずれかにおいて、各計数手段においてシフトレジスタ
の状態を入力し、磁化反転を数え、奇数であるか偶数で
あるかの情報をデコーダに出力することができる。また
、図１ないし図４に示す実施例の書込補償回路を用いて
磁気記憶装置を構成することができる。 【００１８】 【発明の効果】以上説明したように本発明の書込補償回
路は、データを読み出すときに、そのパターンによって
生じるピークシフトを予めデータを書込時に、ピークシ
フトの起こす時間を補正して書込むようにしたので、薄
膜ヘッド特有の再生波形により生じるピークシフトに対
して書き込み補償を行うことができ、また、この書込補
償と従来のデータパターンにより生ずるピークシフトの
書込補償とを併用して補償することができ、さらに、薄
膜ヘッドの特性の違いに対しても対応可能となるという
効果を有する。また、これらの各利点により、ピークシ
フト量を効果適に減少できるので、エラーレートの減少
ができ、データのクロックに対する余裕が大きくなり、
信頼性が向上するという効果を有する。

【図面の簡単な説明】

【図１】書込補償回路の１実施例を示したブロック図で
ある。

【図２】書込補償回路の他の実施例を示したブロック図
である。

【図３】書込補償回路のさらに他の実施例を示したブロ
ック図である。

【図４】書込補償回路の他の実施例を示したブロック図
である。

【図５】図４の動作説明に供する薄膜ヘッドを用いたと
きの再生波形を示した波形図である。

【図６】図４の動作説明に供するシフトレジスタの説明
図である。

【図７】本発明を使用しない従来の書込補償回路の一例
を示したブロック図である。

【符号の説明】

１　　シフトレジスタ ２，３　　計数回路 ４　　デコーダ ５　　遅延回路 ６　　判定回路 ７　　遅延回路 ８，９　　選択回路 １０，１１　　計数回路 １２　　制御回路 １３　　デコーダ １４　　判定回路 １５，１６　　遅延回路 １７，１８　　計数回路 １９　　パターンデコーダ ２０　　デコーダ ２１　　遅延回路 ２２　　判定回路 ２３　　遅延回路 ２５，２６　　選択回路 ２７，２８　　計数回路 ２９　　デコーダ ３０　　パターンデコーダ ３１　　遅延回路 ３２　　判定回路 ３３　　遅延回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　データを読み出すときに、そのデータ
   パターンによって生じるピークシフトを、予めデータを
   書込時にピークシフトの起こす時間を補正して書込む書
   込補償回路において、ライトデータと制御クロック信号
   を入力したシフトレジスタであって，中央のビットの信
   号を第１の遅延手段に出力し，最初のビットと最後のビ
   ットの状態をデコーダに出力し，最初のビットと中央の
   ビットを除く中央から前のシフトレジスタの状態を第１
   の計数手段に出力し，最後のビットと中央のビットを除
   く中央から後のシフトレジスタの状態を第２の計数手段
   に出力するシフトレジスタと、このシフトレジスタの最
   初のビットと中央のビットを除いた中央から前のこのシ
   フトレジスタの状態を入力し、このシフトレジスタの最
   初のビットと中央のビットとの極性に対応した情報をデ
   コーダに出力する第１の計数手段と、前記シフトレジス
   タの最後のビットと中央のビットを除いた中央から後の
   このシフトレジスタの状態を入力し，このシフトレジス
   タの最後のビットと中央のビットとの極性に対応した情
   報をデコーダに出力する第２の計数手段と、前記シフト
   レジスタの最初の状態と最後の状態と前記第１の計数手
   段の出力情報と前記第２の計数手段の出力情報と制御ク
   ロック信号とを入力し，中央ビットの位相シフト量に対
   応した信号に変換し出力するデコーダと、前記シフトレ
   ジスタの中央のビットの状態の信号を，ライトデータが
   このシフトレジスタを通って前記第１，第２の計数手段
   に入力され，前記デコーダで処理され判定手段から出力
   されるまでの時間だけ遅らせる第１の遅延手段と、前記
   デコーダの出力信号とクロック制御信号とを入力し，こ
   のデコーダの出力信号に対応して中央ビットの位相を遅
   延する情報を第２の遅延手段に出力する判定手段と、こ
   の判定手段の情報と前記第１の遅延手段の出力信号とを
   入力し，この判定手段の情報に対応してこの第１の遅延
   手段の出力信号を遅延させた信号を出力する第２の遅延
   手段とを備えてなることを特徴とする書込補償回路。
2. 【請求項２】　　データを読み出すときに、そのデータ
   パターンによって生じるピークシフトを、予めデータを
   書込むときにピークシフトの起こす時間を補正して書込
   む書込み補償回路において、ライトデータと制御クロッ
   ク信号とを入力したシフトレジスタであって，中央のビ
   ットの信号を第１の遅延手段に出力し、中央のビットを
   除いた最初のビットから中央のビットまでの間で第１の
   選択手段が選択する範囲のシフトレジスタの状態をこの
   第１の選択手段に出力し，中央のビットを除いた最後の
   ビットから中央のビットまでの間で第２の選択手段が選
   択する範囲のシフトレジスタの状態をこの第２の選択手
   段に出力し，最初のビットと中央のビットを除く中央か
   ら前のシフトレジスタの状態を第１の計数手段に出力し
   ，最後のビットと中央のビットを除く中央から後のシフ
   トレジスタの状態を第２の計数手段に出力するシフトレ
   ジスタと、アドレス情報を入力しそのアドレス情報に対
   応したヘッドが起こす孤立波形のアンダーシュートの位
   置に対応する情報を出力する制御手段と、この制御手段
   の出力情報と中央のビットを除いた最初のビットから中
   央のビットまでの間で，第１の選択手段が選択する範囲
   の前記シフトレジスタの状態とを入力し，前記制御手段
   の出力情報に対応してこのシフトレジスタのビットを選
   択し，選択されたビットの状態をデコーダに出力する第
   １の選択手段と、前記制御手段の出力情報と中央のビッ
   トを除いた最後のビットから中央のビットまでの間で選
   択する範囲の前記シフトレジスタの状態を入力し，この
   制御手段の出力情報に対応してこのシフトレジスタのビ
   ットを選択し，選択されたビットの状態をデコーダに出
   力する第２の選択手段と、前記シフトレジスタの最初の
   ビットと中央のビットを除いた中央から前のこのシフト
   レジスタの状態と前記制御手段の情報とを入力し，この
   制御手段から出力された情報に対応したこのシフトレジ
   スタのビットと中央のビットとの極性に対応した情報を
   デコーダに出力する第１の計数手段と、前記シフトレジ
   スタの最後のビットと中央のビットを除いた中央から後
   のこのシフトレジスタの状態と前記制御手段の情報とを
   入力し，この制御手段から出力された情報に対応したこ
   のシフトレジスタのビットと中央のビットとの極性に対
   応した情報をデコーダに出力する第２の計数手段と、前
   記第１および第２の選択手段の選択した前記シフトレジ
   スタの状態と前記第１および第２の計数手段の各出力情
   報と制御クロック信号とを入力し、前記中央ビットの位
   相シフト量に対応した信号を判定手段に出力するデコー
   ダと、このデコーダの出力信号と制御クロック信号とを
   入力し，このデコーダの出力信号に対応して中央のビッ
   トの位相を遅延する情報を第２の遅延手段に出力する判
   定手段と、前記シフトレジスタの中央のビットの状態の
   信号を，ライトデータがこのシフトレジスタを通って前
   記第１および第２の計数手段に入力され，前記デコーダ
   で処理され前記判定手段から出力されるまでの時間だけ
   遅らせる第１の遅延手段と、前記判定手段の情報と前記
   第１の遅延手段の出力信号とを入力し，この判定手段の
   情報に応じてこの第１の遅延手段の出力を遅延させた信
   号を出力する第２の遅延手段とを備えてなることを特徴
   とする書込補償回路。
3. 【請求項３】　　データを読み出すときに、そのデータ
   パターンによって生じるピークシフトを、予めデータを
   書込時にピークシフトの起こす時間を補正して書込む書
   込補償回路において、ライトデータと制御クロック信号
   を入力したシフトレジスタであって，中央のビットの信
   号を第１の遅延手段に出力し，最初のビットと中央のビ
   ットを除いた中央から前のシフトレジスタの状態を第１
   の計数手段に出力し，最後のビットと中央のビットを除
   いた中央から後のシフトレジスタの状態を第２の計数手
   段に出力し，最初のビットと最後のビットをデコーダに
   出力し，中央ビット近隣のビット状態をパターンデコー
   ダに出力するシフトレジスタと、このシフトレジスタの
   最初のビットと中央のビットを除いた中央から前のシフ
   トレジスタの状態を入力し，このシフトレジスタの最初
   のビットと中央のビットとの極性に対応した情報をデコ
   ーダに出力する第１の計数手段と、前記シフトレジスタ
   の最後のビットと中央のビットを除いた中央から後のこ
   のシフトレジスタの状態を入力し，このシフトレジスタ
   の最後のビットと中央のビットの極性に対応した情報を
   デコーダに出力する第２の計数手段と、前記シフトレジ
   スタの中央ビット近隣のビット状態を入力し、その中央
   ビット近隣のビットパターンに対応した情報を判定手段
   に出力するパターンデコーダと、前記シフトレジスタの
   最初の状態と最後の状態と前記第１および第２の計数手
   段の各出力情報と制御クロック信号を入力し、中央ビッ
   トの位相シフト量に対応した信号を判定手段に出力する
   デコーダと、前記シフトレジスタの中央のビットの状態
   の信号をライトデータがこのシフトレジスタを通って前
   記第１および第２の計数手段に入力され、前記デコーダ
   で処理され、判定手段から出力されるまでの時間だけ遅
   らせる第１の遅延手段と、前記パターンデコーダの出力
   情報と前記デコーダの出力信号と制御クロック信号とを
   入力し，その情報に対応して中央ビットの位相を遅延す
   る情報を第２の遅延手段に出力する判定手段と、この判
   定手段の情報と前記第１の遅延手段の出力信号とを入力
   し，この判定手段の情報に対応してこの第１の遅延手段
   の出力信号を遅延させた信号を出力する第２の遅延手段
   とを備えてなることを特徴とする書込補償回路。
4. 【請求項４】　　データを読み出すときに、そのデータ
   パターンによって生じるピークシフトを、予めデータを
   書込時にピークシフトの起こす時間を補正して書込む書
   込補償回路において、ライトデータと制御クロック信号
   とを入力したシフトレジスタであって，中央のビットの
   信号を第１の遅延手段に出力し，中央のビットを除いた
   最初のビットから中央のビットまでの間で第１の選択手
   段が選択する範囲のシフトレジスタの状態をこの第１の
   選択手段に出力し，中央のビットを除いた最後のビット
   から中央のビットまでの間で第２の選択手段が選択する
   範囲のシフトレジスタの状態を第２の選択手段に出力し
   ，最初のビットと中央のビットを除く中央から前のシフ
   トレジスタの状態を第１の計数手段に出力し，最後のビ
   ットと中央のビットを除く中央から後のシフトレジスタ
   の状態を第２の計数手段に出力し，中央ビット近隣のビ
   ット状態をパターンデコーダに出力するシフトレジスタ
   と、アドレス情報を入力し，そのアドレス情報に対応し
   たヘッドが起こす孤立波形のアンダーシュートの位置に
   対応する情報とを出力する制御手段と、この制御手段の
   出力情報と中央のビットを除いた最初のビットから中央
   のビットまでの間で選択する範囲の前記シフトレジスタ
   の状態を入力し，前記制御手段の出力情報に対応してこ
   のシフトレジスタのビットを選択し，選択されたビット
   の状態をデコーダに出力する第１の選択手段と、前記制
   御手段の出力情報と中央ビットを除いた最後のビットか
   ら中央のビットまでの間で選択する範囲の前記シフトレ
   ジスタの状態を入力し，前記制御手段の出力情報に対応
   してこのシフトレジスタのビットを選択し，選択された
   ビットの状態をデコーダに出力する第２の選択手段と、
   前記シフトレジスタの最初のビットと中央のビットを除
   いた中央から前のこのシフトレジスタの状態と前記制御
   手段の情報とを入力し、この制御手段から出力された情
   報に対応したこのシフトレジスタのビットと中央のビッ
   トとの極性に対応した情報をデコーダに出力する第１の
   計数手段と、前記シフトレジスタの最後のビットと中央
   のビッを除いた中央から後のこのシフトレジスタの状態
   と前記制御手段の情報とを入力とし，この制御手段から
   出力された情報に対応したこのシフトレジスタのビット
   と中央のビットとの極性に対応した情報をデコーダに出
   力する第２の計数手段と、前記第１および第２の選択手
   段の選択した前記シフトレジスタの状態と前記第１およ
   び第２の計数手段の出力情報と制御クロック信号とを入
   力し，前記中央ビットの位相シフト量に対応した出力を
   判定手段に出力するデコーダと、前記シフトレジスタの
   中央ビット近隣のビット状態を入力し，その中央ビット
   近隣のビットパターンに対応した情報を判定手段に出力
   するパターンデコーダと、前記シフトレジスタの中央の
   ビットの状態の信号をライトデータがこのシフトレジス
   タを通って前記第１および第２の計数手段に入力され，
   前記デコーダで処理され，判定手段から出力されるまで
   の時間だけ遅らせる第１の遅延手段と、前記パターンデ
   コーダの出力情報と前記デコーダの出力信号と制御クロ
   ック信号とを入力し，その情報に対応して中央ビットの
   位相を遅延する情報を第２の遅延手段に出力する判定手
   段と、この判定手段の情報と前記第１の遅延手段の出力
   信号とを入力し，この判定手段の情報に対応してこの第
   １の遅延手段の出力信号を遅延させた信号を出力する第
   ２の遅延手段とを備えてなることを特徴とする書込補償
   回路。
5. 【請求項５】　　請求項１ないし４のいずれかにおいて
   、各計数手段において、シフトレジスタの状態を入力し
   、磁化反転を数え、奇数であるか偶数であるかの情報を
   デコーダに出力するようにしたことを特徴とする書込補
   償回路。
6. 【請求項６】　　請求項１ないし５のいずれかの書込補
   償回路を用いた磁気記憶装置。