JPH04223525A - ２進数の和比較用回路装置 - Google Patents
２進数の和比較用回路装置Info
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- JPH04223525A JPH04223525A JP3080784A JP8078491A JPH04223525A JP H04223525 A JPH04223525 A JP H04223525A JP 3080784 A JP3080784 A JP 3080784A JP 8078491 A JP8078491 A JP 8078491A JP H04223525 A JPH04223525 A JP H04223525A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- Complex Calculations (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、２つの２進数の和を２
つの別の２進数の和と比較するための回路装置に関する
。
つの別の２進数の和と比較するための回路装置に関する
。
【０００２】
【従来の技術】多くの用途で、それぞれ２つの２進数の
和である２つの２進数を比較することが必要である。通
常はそのために先ず両和が形成され、続いて加算結果が
互いに対置される。和形成のためには２つの回路原理が
使用可能である。一方では１ビット全加算器（キャリ‐
リップル加算器）が使用され、その入力端には加算すべ
き両２進数のそれぞれ２つの等しい重みの桁と、それぞ
れすぐ次に小さい桁に対する１ビット全加算器の桁上げ
桁とが与えられている。その際に回路費用は比較的わず
かに保たれ得るが、このような加算器の計算時間は個別
段の計算時間よりも極めて長い。他方では、並列桁上げ
論理を有する加算器（キャリ‐ルック‐アヘッド加算器
）も使用され、この加算器ではすべての桁上げが直接に
入力変数から計算され、それによりこの加算器はよりわ
ずかな計算時間を有するが、付加の論理に基づいてより
高い回路費用を必要とする。両原理はなかんずく図書“
半導体回路技術”、ウー．ティーツェ（Ｕ．Ｔｉｅｔｚ
ｅ） およびツェーハー． シェンク（Ｃｈ．Ｓｃｈｅ
ｎｋ） 著、第５版、１９８０年、第４７３〜４７７頁
に記載されている。
和である２つの２進数を比較することが必要である。通
常はそのために先ず両和が形成され、続いて加算結果が
互いに対置される。和形成のためには２つの回路原理が
使用可能である。一方では１ビット全加算器（キャリ‐
リップル加算器）が使用され、その入力端には加算すべ
き両２進数のそれぞれ２つの等しい重みの桁と、それぞ
れすぐ次に小さい桁に対する１ビット全加算器の桁上げ
桁とが与えられている。その際に回路費用は比較的わず
かに保たれ得るが、このような加算器の計算時間は個別
段の計算時間よりも極めて長い。他方では、並列桁上げ
論理を有する加算器（キャリ‐ルック‐アヘッド加算器
）も使用され、この加算器ではすべての桁上げが直接に
入力変数から計算され、それによりこの加算器はよりわ
ずかな計算時間を有するが、付加の論理に基づいてより
高い回路費用を必要とする。両原理はなかんずく図書“
半導体回路技術”、ウー．ティーツェ（Ｕ．Ｔｉｅｔｚ
ｅ） およびツェーハー． シェンク（Ｃｈ．Ｓｃｈｅ
ｎｋ） 著、第５版、１９８０年、第４７３〜４７７頁
に記載されている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、２つ
の２進数の１つの和を２つの別の２進数の１つの和と比
較するための回路装置であって、計算時間が短く、また
回路技術的費用がわずかですむ回路装置を提供すること
である。
の２進数の１つの和を２つの別の２進数の１つの和と比
較するための回路装置であって、計算時間が短く、また
回路技術的費用がわずかですむ回路装置を提供すること
である。
【０００４】
【課題を解決するための手段】この課題は特許請求の範
囲の請求項１による回路装置により解決される。
囲の請求項１による回路装置により解決される。
【０００５】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００６】図１に示されている実施例では、ｎ＝３桁
の第１の２進数Ａ０、Ａ１、Ａ２およびｎ＝３桁の第２
の２進数Ｂ０、Ｂ１、Ｂ２から成る和がｎ＝３桁の第３
の２進数Ｃ０、Ｃ１、Ｃ２およびｎ＝３桁の第４の２進
数Ｄ０、Ｄ１、Ｄ２から成る和と比較されなければなら
ない。そのために３つの１ビット全加算器ＡＤ１０、Ａ
Ｄ１１、ＡＤ１２が設けられており、それらの入力端Ｘ
０、Ｘ１、Ｘ２にそれぞれ第１、第２および反転された
第３の２進数の等しい重みの桁が与えられている。その
結果、たとえば、１ビット全加算器ＡＤ１０では入力端
Ｘ０、Ｘ１、Ｘ２は第１、第２および反転された第３の
２進数の最下位の桁Ａ０、Ｂ０、Ｃ０´で、１ビット全
加算器ＡＤ１１ではこれらの２進数のすぐ次に上位のＡ
１、Ｂ１、Ｃ１で、また１ビット全加算器ＡＤ１２では
入力端Ｘ０、Ｘ１、Ｘ２はこれらの２進数の最も上位の
Ａ２、Ｂ２、Ｃ２´で占められている。第３の２進数の
個々の桁Ｃ０、Ｃ１、Ｃ２の反転は３つのインバータＩ
Ｃ０、ＩＣ１、ＩＣ２を用いて行われる。
の第１の２進数Ａ０、Ａ１、Ａ２およびｎ＝３桁の第２
の２進数Ｂ０、Ｂ１、Ｂ２から成る和がｎ＝３桁の第３
の２進数Ｃ０、Ｃ１、Ｃ２およびｎ＝３桁の第４の２進
数Ｄ０、Ｄ１、Ｄ２から成る和と比較されなければなら
ない。そのために３つの１ビット全加算器ＡＤ１０、Ａ
Ｄ１１、ＡＤ１２が設けられており、それらの入力端Ｘ
０、Ｘ１、Ｘ２にそれぞれ第１、第２および反転された
第３の２進数の等しい重みの桁が与えられている。その
結果、たとえば、１ビット全加算器ＡＤ１０では入力端
Ｘ０、Ｘ１、Ｘ２は第１、第２および反転された第３の
２進数の最下位の桁Ａ０、Ｂ０、Ｃ０´で、１ビット全
加算器ＡＤ１１ではこれらの２進数のすぐ次に上位のＡ
１、Ｂ１、Ｃ１で、また１ビット全加算器ＡＤ１２では
入力端Ｘ０、Ｘ１、Ｘ２はこれらの２進数の最も上位の
Ａ２、Ｂ２、Ｃ２´で占められている。第３の２進数の
個々の桁Ｃ０、Ｃ１、Ｃ２の反転は３つのインバータＩ
Ｃ０、ＩＣ１、ＩＣ２を用いて行われる。
【０００７】１ビット全加算器ＡＤ１０、ＡＤ１１、Ａ
Ｄ１２はそれぞれ２つの出力端ＳおよびＣを有し、それ
らに加算結果が与えられている。出力端Ｓには、そのつ
どの出力端Ｃに与えられている桁上げビットよりも１桁
だけ低い重みを有する結果ビットが与えられている。こ
のことは、全体として３つの結果ビットＥ０、Ｅ１、Ｅ
２および３つの桁上げビットＦ１、Ｆ２、Ｇ３が３つの
１ビット全加算器ＡＤ１０、ＡＤ１１、ＡＤ１２に生ず
ることを意味する。その際に最下位の重みは結果ビット
Ｅ０を有し、すぐ次に上位の重みは結果ビットＥ１およ
び桁上げビットＦ１を有し、再びすぐ次に上位の重みは
結果ビットＥ２および桁上げビットＦ２を有し、また最
後に最上位の重みは桁上げビットＧ３を有する。
Ｄ１２はそれぞれ２つの出力端ＳおよびＣを有し、それ
らに加算結果が与えられている。出力端Ｓには、そのつ
どの出力端Ｃに与えられている桁上げビットよりも１桁
だけ低い重みを有する結果ビットが与えられている。こ
のことは、全体として３つの結果ビットＥ０、Ｅ１、Ｅ
２および３つの桁上げビットＦ１、Ｆ２、Ｇ３が３つの
１ビット全加算器ＡＤ１０、ＡＤ１１、ＡＤ１２に生ず
ることを意味する。その際に最下位の重みは結果ビット
Ｅ０を有し、すぐ次に上位の重みは結果ビットＥ１およ
び桁上げビットＦ１を有し、再びすぐ次に上位の重みは
結果ビットＥ２および桁上げビットＦ２を有し、また最
後に最上位の重みは桁上げビットＧ３を有する。
【０００８】等しい重みの結果ビットおよび桁上げビッ
トならびに反転された第４の２進数の等しい重みの桁は
それぞれそれらにそれぞれ対応付けられている別の１ビ
ット全加算器ＡＤ２０、ＡＤ２１、ＡＤ２２の入力端に
導かれており、その際に第４の２進数の個々の桁Ｄ０、
Ｄ１、Ｄ２の反転はインバータＩＤ０、ＩＤ１、ＩＤ２
により行われる。こうして１ビット全加算器ＡＤ２０の
入力端Ｘ０、Ｘ１、Ｘ２は結果ビットＥ０および反転さ
れた第４の２進数の桁Ｄ０´により、１ビット全加算器
ＡＤ２１の入力端Ｘ０、Ｘ１、Ｘ２は結果ビットＥ１、
桁上げビットＦ１および反転された第４の２進数の桁Ｄ
１´により、また１ビット全加算器ＡＤ２２の入力端Ｘ
０、Ｘ１、Ｘ２は結果ビットＥ２、桁上げビットＦ２お
よび反転された第４の２進数の桁Ｄ２´により占められ
ている。しかしながら全加算器ＡＤ２０の１つの入力端
はこの仕方で駆動されない。なぜならば、最下位の桁上
げビットは最下位の結果ビットよりも１桁だけ上位の重
みを有するからである。この入力端、いまの実施例では
１ビット全加算器ＡＤ２０の入力端Ｘ１は、後で説明す
る理由から、論理“１”にセットされる。
トならびに反転された第４の２進数の等しい重みの桁は
それぞれそれらにそれぞれ対応付けられている別の１ビ
ット全加算器ＡＤ２０、ＡＤ２１、ＡＤ２２の入力端に
導かれており、その際に第４の２進数の個々の桁Ｄ０、
Ｄ１、Ｄ２の反転はインバータＩＤ０、ＩＤ１、ＩＤ２
により行われる。こうして１ビット全加算器ＡＤ２０の
入力端Ｘ０、Ｘ１、Ｘ２は結果ビットＥ０および反転さ
れた第４の２進数の桁Ｄ０´により、１ビット全加算器
ＡＤ２１の入力端Ｘ０、Ｘ１、Ｘ２は結果ビットＥ１、
桁上げビットＦ１および反転された第４の２進数の桁Ｄ
１´により、また１ビット全加算器ＡＤ２２の入力端Ｘ
０、Ｘ１、Ｘ２は結果ビットＥ２、桁上げビットＦ２お
よび反転された第４の２進数の桁Ｄ２´により占められ
ている。しかしながら全加算器ＡＤ２０の１つの入力端
はこの仕方で駆動されない。なぜならば、最下位の桁上
げビットは最下位の結果ビットよりも１桁だけ上位の重
みを有するからである。この入力端、いまの実施例では
１ビット全加算器ＡＤ２０の入力端Ｘ１は、後で説明す
る理由から、論理“１”にセットされる。
【０００９】１ビット全加算器ＡＤ２０、ＡＤ２１、Ａ
Ｄ２２の出力端ＳおよびＣから結果ビットＧ０、Ｇ１、
Ｇ２としての加算結果および桁上げビットＨ１、Ｈ２、
Ｈ３が出力される。１ビット全加算器ＡＤ２０、ＡＤ２
１、ＡＤ２２の結果ビットＧ０、Ｇ１、Ｇ２はいま３つ
の下位の桁を、また１ビット全加算器ＡＤ１２の桁上げ
ビットＧ３は第５の２進数の最上位の桁を形成し、他方
において１ビット全加算器ＡＤ２０、ＡＤ２１、ＡＤ２
２の桁上げビットＨ１、Ｈ２、Ｈ３は第６の２進数の上
位の桁を形成する。第６の２進数の最下位の桁は、同じ
く後で説明する理由から、論理“１”に等しくセットさ
れる。
Ｄ２２の出力端ＳおよびＣから結果ビットＧ０、Ｇ１、
Ｇ２としての加算結果および桁上げビットＨ１、Ｈ２、
Ｈ３が出力される。１ビット全加算器ＡＤ２０、ＡＤ２
１、ＡＤ２２の結果ビットＧ０、Ｇ１、Ｇ２はいま３つ
の下位の桁を、また１ビット全加算器ＡＤ１２の桁上げ
ビットＧ３は第５の２進数の最上位の桁を形成し、他方
において１ビット全加算器ＡＤ２０、ＡＤ２１、ＡＤ２
２の桁上げビットＨ１、Ｈ２、Ｈ３は第６の２進数の上
位の桁を形成する。第６の２進数の最下位の桁は、同じ
く後で説明する理由から、論理“１”に等しくセットさ
れる。
【００１０】第５および第６の２進数は続いて２進数比
較器Ｋにより互いに比較される。この比較の結果は２進
数比較器Ｋの１つの出力端Ｖに１つの出力ビットＪによ
り出力される。
較器Ｋにより互いに比較される。この比較の結果は２進
数比較器Ｋの１つの出力端Ｖに１つの出力ビットＪによ
り出力される。
【００１１】すなわち、本発明による回路装置では、２
つの和が明示的に形成されてこれらが互いに比較される
のではなく、先ず両和の差と零との比較から出発される
。本質的に１つの４加数加算である２つの和の差形成は
キャリ‐セイブ原理による１つの２加数加算に帰せられ
、その際に２加数加算が実行されるのではなく、直接に
一方の加数が他方の加数の負に２進数比較器のなかで対
置される。差形成は１つの２進数と負の他の２進数との
加算により行われ、その際に負の２進数は２の補数で存
在している。１つの２進数の２の補数はビットごとの反
転および１による加算により生ずる。反転は実施例に示
されている本発明による回路装置ではインバータＩＣ０
、ＩＣ１、ＩＣ２、ＩＤ０、ＩＤ１、ＩＤ２、ＩＨ１、
ＩＨ２、ＩＨ３により行われる。
つの和が明示的に形成されてこれらが互いに比較される
のではなく、先ず両和の差と零との比較から出発される
。本質的に１つの４加数加算である２つの和の差形成は
キャリ‐セイブ原理による１つの２加数加算に帰せられ
、その際に２加数加算が実行されるのではなく、直接に
一方の加数が他方の加数の負に２進数比較器のなかで対
置される。差形成は１つの２進数と負の他の２進数との
加算により行われ、その際に負の２進数は２の補数で存
在している。１つの２進数の２の補数はビットごとの反
転および１による加算により生ずる。反転は実施例に示
されている本発明による回路装置ではインバータＩＣ０
、ＩＣ１、ＩＣ２、ＩＤ０、ＩＤ１、ＩＤ２、ＩＨ１、
ＩＨ２、ＩＨ３により行われる。
【００１２】１の加算はこの際に付加の加算器なしで行
われる。なぜならば、１ビット全加算器ＡＤ１０、ＡＤ
１１、ＡＤ１２またはＡＤ２０、ＡＤ２１、ＡＤ２２を
有する両全加算器段の各々の後で桁上げビットがそのつ
どの結果ビットにくらべて重みを１桁だけ高められてお
り、従って最下位の結果ビットに相応する桁上げビット
は常に論理“０”に等しいからである。しかし、これが
論理“１”に等しくセットされると、このことは１によ
る加算に相応し、また第３の２進数の反転と関連して第
３の２進数の２の補数の形成を意味する。こうして１ビ
ット加算器ＡＤ２０の入力端は１つの桁上げビットＦ０
により論理“１”に等しくセットされる。また第６の２
進数の最下位の桁も先ず論理“１”に等しくセットされ
、このことは再び１による加算に相応し、また第４の２
進数の反転により第４の２進数の２の補数と一緒に生ず
る。しかし、第６の２進数は続いて反転されるので、い
ま単に桁上げビットＨ１、Ｈ２、Ｈ３がインバータＩＨ
１、ＩＨ２、ＩＨ３により反転され、またその代わりに
反転された第６の２進数の最下位の桁Ｈ０´が桁Ｈ０´
、Ｈ１´、Ｈ２´、Ｈ３´により論理“０”に等しくセ
ットされ、それによりインバータは節約される。しかし
最後になお第６の２進数の２の補数を形成する必要があ
る。反転の後にいまここでも１が加算されなければなら
ない。反転された第６の２進数の最下位の桁Ｈ０´は、
既に示したように、常に論理“０”に等しいので、ここ
でも１による加算の目的でこの桁は単に論理“１”に等
しくセットされればよい。
われる。なぜならば、１ビット全加算器ＡＤ１０、ＡＤ
１１、ＡＤ１２またはＡＤ２０、ＡＤ２１、ＡＤ２２を
有する両全加算器段の各々の後で桁上げビットがそのつ
どの結果ビットにくらべて重みを１桁だけ高められてお
り、従って最下位の結果ビットに相応する桁上げビット
は常に論理“０”に等しいからである。しかし、これが
論理“１”に等しくセットされると、このことは１によ
る加算に相応し、また第３の２進数の反転と関連して第
３の２進数の２の補数の形成を意味する。こうして１ビ
ット加算器ＡＤ２０の入力端は１つの桁上げビットＦ０
により論理“１”に等しくセットされる。また第６の２
進数の最下位の桁も先ず論理“１”に等しくセットされ
、このことは再び１による加算に相応し、また第４の２
進数の反転により第４の２進数の２の補数と一緒に生ず
る。しかし、第６の２進数は続いて反転されるので、い
ま単に桁上げビットＨ１、Ｈ２、Ｈ３がインバータＩＨ
１、ＩＨ２、ＩＨ３により反転され、またその代わりに
反転された第６の２進数の最下位の桁Ｈ０´が桁Ｈ０´
、Ｈ１´、Ｈ２´、Ｈ３´により論理“０”に等しくセ
ットされ、それによりインバータは節約される。しかし
最後になお第６の２進数の２の補数を形成する必要があ
る。反転の後にいまここでも１が加算されなければなら
ない。反転された第６の２進数の最下位の桁Ｈ０´は、
既に示したように、常に論理“０”に等しいので、ここ
でも１による加算の目的でこの桁は単に論理“１”に等
しくセットされればよい。
【００１３】それぞれｎ個の１ビット全加算器から構成
された２つの加算器および１つの比較器を有する通常の
回路原理にくらべての付加費用は単に最大３ｎ個のイン
バータの費用であり、ここでｎは加算すべき２進数の桁
の最大数である。それによって費用はごくわずかしか上
昇せず、他方において計算時間は顕著に短縮され、また
冒頭に記載したように本質的により高い回路費用を必要
とするキャリ‐ルック‐アヘッド原理による加算器によ
り達成可能な計算時間のオーダーにある。本発明による
二和比較器の１つの好ましい応用は、たとえばＧ．Ｄａ
ｖｉｄ Ｆｏｒｎｙ，Ｊｕｎｉｏｒ、著「Ｖｉｔｅｒｂ
ｉ アルゴリズム」、Ｐｒｏｃ．ＩＥＥＥ、第６１巻、
第３号、１９７３年３月から知られているＶｉｔｅｒｂ
ｉアルゴリズムの実現にある。
された２つの加算器および１つの比較器を有する通常の
回路原理にくらべての付加費用は単に最大３ｎ個のイン
バータの費用であり、ここでｎは加算すべき２進数の桁
の最大数である。それによって費用はごくわずかしか上
昇せず、他方において計算時間は顕著に短縮され、また
冒頭に記載したように本質的により高い回路費用を必要
とするキャリ‐ルック‐アヘッド原理による加算器によ
り達成可能な計算時間のオーダーにある。本発明による
二和比較器の１つの好ましい応用は、たとえばＧ．Ｄａ
ｖｉｄ Ｆｏｒｎｙ，Ｊｕｎｉｏｒ、著「Ｖｉｔｅｒｂ
ｉ アルゴリズム」、Ｐｒｏｃ．ＩＥＥＥ、第６１巻、
第３号、１９７３年３月から知られているＶｉｔｅｒｂ
ｉアルゴリズムの実現にある。
【図１】本発明の実施例の回路図。
Ａ〜Ｄ ２進数
ＡＤ １ビット全加算器
Ｃ 出力端
Ｅ、Ｇ 結果ビット
Ｆ、Ｈ 桁上げビット
ＩＣ、ＩＤ、ＩＨ インバータＫ
２進数比較器 Ｓ 出力端 Ｘ 入力端 Ｙ 第１の入力端 Ｚ 第２の入力端
２進数比較器 Ｓ 出力端 Ｘ 入力端 Ｙ 第１の入力端 Ｚ 第２の入力端
Claims (1)
- 【請求項１】 最大ｎ桁の第１の２進数（Ａ０、Ａ１
、Ａ２）および最大ｎ桁の第２の２進数（Ｂ０、Ｂ１、
Ｂ２）から成る和を最大ｎ桁の第３の２進数（Ｃ０、Ｃ
１、Ｃ２）および最大ｎ桁の第４の２進数（Ｄ０、Ｄ１
、Ｄ２）から成る和と比較するための回路装置において
、ｎ個の第１のインバータ（ＩＣ０、ＩＣ１、ＩＣ２）
を有し、それらの入力端に第３の２進数（Ｃ０、Ｃ１、
Ｃ２）が与えられており、またそれらの出力端に反転さ
れた第３の２進数（Ｃ０´、Ｃ１´、Ｃ２´）が与えら
れており、ｎ個の第２のインバータ（ＩＤ０、ＩＤ１、
ＩＤ２）を有し、それらの入力端に第４の２進数（Ｄ０
、Ｄ１、Ｄ２）が与えられており、またそれらの出力端
に反転された第４の２進数（Ｄ０´、Ｄ１´、Ｄ２´）
が与えられており、ｎ個の第１の１ビット全加算器（Ａ
Ｄ１０、ＡＤ１１、ＡＤ１２）を有し、それらの入力端
（Ｘ０、Ｘ１、Ｘ２）にそれぞれ第１、第２および反転
された第３の２進数（Ａ０、Ａ１、Ａ２；Ｂ０、Ｂ１、
Ｂ２；Ｃ０´、Ｃ１´、Ｃ２´）の等しい重みの桁（Ａ
０、Ｂ０、Ｃ０´；Ａ１、Ｂ１、Ｃ１´；Ａ２、Ｂ２、
Ｃ２´）が与えられており、またそれらの出力端（Ｓ、
Ｃ）にそれぞれ１つの結果ビット（Ｅ０、Ｅ１、Ｅ２）
と、そのつどの結果ビット（Ｅ０、Ｅ１、Ｅ２）にくら
べて１桁だけ高い重みを有するそれぞれ１つの桁上げビ
ット（Ｆ１、Ｆ２、Ｆ３）とが与えられており、ｎ個の
第２の１ビット全加算器（ＡＤ２０、ＡＤ２１、ＡＤ２
２）を有し、それらの入力端（Ｘ０、Ｘ１、Ｘ２）にそ
れぞれ第１の１ビット全加算器（ＡＤ１０、ＡＤ１１、
ＡＤ１２）の結果ビット（Ｅ０、Ｅ１、Ｅ２）および桁
上げビット（Ｆ１、Ｆ２）と、それぞれ等しい重みを有
する反転された第４の２進数（Ｄ０´、Ｄ１´、Ｄ２´
）の桁とが与えられており、最も小さい重みを有する桁
に相応する桁上げビット（Ｆ０）は論理“１”に等しく
セットされており、またそれらの出力端（Ｓ、Ｃ）にそ
れぞれ１つの結果ビット（Ｇ０、Ｇ１、Ｇ２）と、その
つどの結果ビット（Ｇ０、Ｇ１、Ｇ２）にくらべて１桁
だけ高い重みを有するそれぞれ１つの桁上げビット（Ｈ
１、Ｈ２、Ｈ３）とが与えられており、ｎ個の第３のイ
ンバータ（ＩＨ１、ＩＨ２、ＩＨ３）を有し、それらの
入力端にそれぞれ第２の１ビット全加算器（ＡＤ２０、
ＡＤ２１、ＡＤ２２）の桁上げビット（Ｈ１、Ｈ２、Ｈ
３）が与えられており、またそれらの出力端に反転され
た桁上げビット（Ｈ１´、Ｈ２´、Ｈ３´）が与えられ
ており、また２進数比較器（Ｋ）を有し、その第１の入
力端（Ｙ０、Ｙ１、Ｙ２、Ｙ３）に、低い重みの桁が相
応の重みを有する第２の１ビット全加算器（ＡＤ２０、
ＡＤ２１、ＡＤ２２）の結果ビット（Ｇ０、Ｇ１、Ｇ２
）により、また最も高い重みを有する桁が最も高い重み
を有する第１の１ビット全加算器（Ｇ３）の桁上げビッ
ト（Ｇ３）により与えられている第５の２進数が与えら
れており、またその第２の入力端（Ｚ１、Ｚ２、Ｚ３）
に、より高い重みの桁が相応の重みを有する第２の１ビ
ット全加算器（ＡＤ２０、ＡＤ２１、ＡＤ２２）の反転
された桁上げビット（Ｈ１´、Ｈ２´、Ｈ３´）により
、また最も低い重みを有する桁が論理“０”により与え
られている第６の２進数が与えられていることを特徴と
する２進数の和比較用回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90105265A EP0452517A1 (de) | 1990-03-20 | 1990-03-20 | Zwei-Summen-Vergleicher |
| EP90105265.4 | 1990-03-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223525A true JPH04223525A (ja) | 1992-08-13 |
Family
ID=8203779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080784A Withdrawn JPH04223525A (ja) | 1990-03-20 | 1991-03-18 | ２進数の和比較用回路装置 |
Country Status (4)
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