JPS6045842A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPS6045842A JPS6045842A JP58153571A JP15357183A JPS6045842A JP S6045842 A JPS6045842 A JP S6045842A JP 58153571 A JP58153571 A JP 58153571A JP 15357183 A JP15357183 A JP 15357183A JP S6045842 A JPS6045842 A JP S6045842A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- multiplier
- input
- addition
- addition stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は乗算回路の低消費電力化に関するものである。
従来例の構成とその問題点
２進数の乗算は、被乗数Ｘと乗数Ｙが（１）、（２）式
で示すような正の整数表示の場合その積Ｐ（−１：［３
）式の様になる。
で示すような正の整数表示の場合その積Ｐ（−１：［３
）式の様になる。
ここでｎ、ｍはそれぞれ被乗数Ｘおよび乗数Ｙのビット
語長であり、Ｘ□、ｙｌけそれぞれのピノ］・を表すも
のである。
語長であり、Ｘ□、ｙｌけそれぞれのピノ］・を表すも
のである。
（３）式の乗算の過程を示すと、被乗数Ｘ２乗数Ｙのビ
ット語長が４ビツトの場合以下の様になり、４ ３ ２
１ ×）”４ ’Ｙ３ Ｙ２ ｙ４ ｘ４°”１ ｘ３°ｙ１ｘ２°ｙ１ｘ１°ｙ１ｘ４°ｙ
２ｘ３°ｙ２ｘ２°”２ ｘｉ°ｙ２ｘ４＠ｙ３ ｘダ
ｙ３ ｘ２°ｙ３ ｘｌｏｙろ＋）！４°ｙ４ 淘°ｙ
４ ｘ２°”４ ｘ１°ｙ４Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４Ｐ５
Ｐ２Ｐ１ 各ビットの部分積ｘ０・ｙ、の総和が積Ｐとなる。
ット語長が４ビツトの場合以下の様になり、４ ３ ２
１ ×）”４ ’Ｙ３ Ｙ２ ｙ４ ｘ４°”１ ｘ３°ｙ１ｘ２°ｙ１ｘ１°ｙ１ｘ４°ｙ
２ｘ３°ｙ２ｘ２°”２ ｘｉ°ｙ２ｘ４＠ｙ３ ｘダ
ｙ３ ｘ２°ｙ３ ｘｌｏｙろ＋）！４°ｙ４ 淘°ｙ
４ ｘ２°”４ ｘ１°ｙ４Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４Ｐ５
Ｐ２Ｐ１ 各ビットの部分積ｘ０・ｙ、の総和が積Ｐとなる。
この様な乗算を行うための回路構成を第１図に示す。こ
の第１図に示す乗算方式はキャリーセーブ方式と呼ばれ
るものである。同図において、ｘ１〜ｘ４は被乗数Ｘの
各ビット入力端子、２０は入力ラッチ回路、ｙ１〜ｙ４
は乗数Ｙの各ビットの入力端子、２１は入力ラッチ回路
であり、ＣＰＩは入力ラッチ回路２０．２１への読与込
みクロックである。２２は出力ランチ回路、Ｐ１〜Ｐ８
け積Ｐの各ビット出力端子、ＣＰＯは出力ラノチ回路へ
の読み込みクロックである。１〜７はＡＮＤゲートであ
り、第２図に示す入出力関係となっている。
の第１図に示す乗算方式はキャリーセーブ方式と呼ばれ
るものである。同図において、ｘ１〜ｘ４は被乗数Ｘの
各ビット入力端子、２０は入力ラッチ回路、ｙ１〜ｙ４
は乗数Ｙの各ビットの入力端子、２１は入力ラッチ回路
であり、ＣＰＩは入力ラッチ回路２０．２１への読与込
みクロックである。２２は出力ランチ回路、Ｐ１〜Ｐ８
け積Ｐの各ビット出力端子、ＣＰＯは出力ラノチ回路へ
の読み込みクロックである。１〜７はＡＮＤゲートであ
り、第２図に示す入出力関係となっている。
同図において２０１はＡＮＤゲートである。８〜１０は
ＡＮＤゲートと半加算器で第３図に示すように構成され
たものである。同図において３０１１１Ｓ１：ＡＮＤゲ
ート、３０２は半加算器であり、Ｓは半加算器のサム出
力、ＣＯはキャリー出力である。
ＡＮＤゲートと半加算器で第３図に示すように構成され
たものである。同図において３０１１１Ｓ１：ＡＮＤゲ
ート、３０２は半加算器であり、Ｓは半加算器のサム出
力、ＣＯはキャリー出力である。
１１〜１ｄはＡＮＤゲートと全加算器で第４図に示すよ
うに構成されたものである。同図において４０１はＡＮ
Ｄゲート、４０２は全加算器であり、Ｃｉは全加算器の
キャリー人カ、Ｓはサム出力、ＣＯはキャリー出−カで
ある。１７は半加算器であり、Ｋ、Ｃｉは入力端子、Ｓ
はサム出力、Ｃｏはキャリー出力端子である。１８．１
９は全加鐘−器でありａ、には入力端子、Ｃｉはキャリ
ー人カ、Ｓはサム出力、Ｃｏはキャリー出カ端子である
。
うに構成されたものである。同図において４０１はＡＮ
Ｄゲート、４０２は全加算器であり、Ｃｉは全加算器の
キャリー人カ、Ｓはサム出力、ＣＯはキャリー出−カで
ある。１７は半加算器であり、Ｋ、Ｃｉは入力端子、Ｓ
はサム出力、Ｃｏはキャリー出力端子である。１８．１
９は全加鐘−器でありａ、には入力端子、Ｃｉはキャリ
ー人カ、Ｓはサム出力、Ｃｏはキャリー出カ端子である
。
この様な回路構成によってＡＮＤゲートで部分積を生成
し、加算器で加算することにより前述の乗Ｘ過程で示し
た被乗数と乗数の乗算を行うことができる。
し、加算器で加算することにより前述の乗Ｘ過程で示し
た被乗数と乗数の乗算を行うことができる。
以上説明した様に、並列型乗算器は部分積の生成と加算
により構成される。したがって、第１図に示すように、
ＡＮＤゲート１〜７と全加算器１８゜１９で構成される
ブロックの繰り返しが全んどである。このＡＮＤゲート
１〜７と全加算器１８．１９で構成されるブロックの回
路を第５図に示す。トランジスタＱ 、Ｑ で負論理の
ＡＮＤゲートを構 ３ 成し、Ｘ□・Ｙ、の積を生成する。
により構成される。したがって、第１図に示すように、
ＡＮＤゲート１〜７と全加算器１８゜１９で構成される
ブロックの繰り返しが全んどである。このＡＮＤゲート
１〜７と全加算器１８．１９で構成されるブロックの回
路を第５図に示す。トランジスタＱ 、Ｑ で負論理の
ＡＮＤゲートを構 ３ 成し、Ｘ□・Ｙ、の積を生成する。
トランジスタＱ４〜Ｑ２３および抵抗Ｒ２〜Ｒ７で全加
算器１８．１９を構成している。Ｃｉ、ＲおよびＡＮＤ
ゲート出力ｘ−ｙ’７全加算器の入力信号であり、Ｓは
サム出力、ＣＯはキャリー出力である。
算器１８．１９を構成している。Ｃｉ、ＲおよびＡＮＤ
ゲート出力ｘ−ｙ’７全加算器の入力信号であり、Ｓは
サム出力、ＣＯはキャリー出力である。
■Ｒは定電圧バイアス電源であり、トランジスタＱ１．
Ｑ４．Ｑ１３および抵抗Ｒ１，Ｒ２，Ｒ５とにょシ定電
流（ロ）路を構成しておりトランジスタＱ１．Ｑ４゜Ｑ
１３に一定電流を流している。
Ｑ４．Ｑ１３および抵抗Ｒ１，Ｒ２，Ｒ５とにょシ定電
流（ロ）路を構成しておりトランジスタＱ１．Ｑ４゜Ｑ
１３に一定電流を流している。
ＶＢ１〜■Ｂ３は基準バイアス源である。
この第５図に示す回路ブロックの動作速度は、回路を構
成するデバイス特性に依存するが、トランジスタＱ１
”４１０１３に流す電流値に犬゛きく依存し、電流値が
大きく々るほど速度は早くなる。したがって高速乗算器
を実現するには、この定電流の値を大きく設定する必要
があり、消費電力も大きくなる。この様な高速乗算器で
は被乗数Ｘおよび乗数Ｙのビット語長が長い場合には第
５図に示すＡＮＤゲートと全加算器で構成されるブロッ
クの繰り返しが多くなり、消費電力も膨大となり、集積
回路化する場合には、パッケージの放熱等の点で問題を
有していた。
成するデバイス特性に依存するが、トランジスタＱ１
”４１０１３に流す電流値に犬゛きく依存し、電流値が
大きく々るほど速度は早くなる。したがって高速乗算器
を実現するには、この定電流の値を大きく設定する必要
があり、消費電力も大きくなる。この様な高速乗算器で
は被乗数Ｘおよび乗数Ｙのビット語長が長い場合には第
５図に示すＡＮＤゲートと全加算器で構成されるブロッ
クの繰り返しが多くなり、消費電力も膨大となり、集積
回路化する場合には、パッケージの放熱等の点で問題を
有していた。
発明の目的
本発明は上記欠点に鑑み、回路の高速性を損うとと々し
に、低消費電力の乗算器を提供するものである。
に、低消費電力の乗算器を提供するものである。
発明の構成
上記目的を達成するだめ本発明の乗算器は、乗算信号が
入力される第１の入力回１”と、被乗算信号が入力され
る第２の入力回路と、論理回路から構成され、かつ、前
記第１．第２の入力回路からの信号を処理する複数の加
算段と、前記複数の加算段に電流を供給する電流供給回
路と、前記複数の加算段からの信号を処理する出力ラッ
チ回路とを有し、前記電流供給回路は前記複数の加算段
のうち演算が行なわれている加算段に対して他の加算段
より犬なる電流を供給する構成としている。
入力される第１の入力回１”と、被乗算信号が入力され
る第２の入力回路と、論理回路から構成され、かつ、前
記第１．第２の入力回路からの信号を処理する複数の加
算段と、前記複数の加算段に電流を供給する電流供給回
路と、前記複数の加算段からの信号を処理する出力ラッ
チ回路とを有し、前記電流供給回路は前記複数の加算段
のうち演算が行なわれている加算段に対して他の加算段
より犬なる電流を供給する構成としている。
以上の構成によって本発明は、高性能を損うことなく低
消費電力化が図れる乗算器を得ることとなる。
消費電力化が図れる乗算器を得ることとなる。
実施例の説明
以下、本発明の一実施例について説明する。第６図は、
本発明の一実施例における乗算器のブロツク結線図であ
る。第１図と同一物には同一番号を付し、説明を省略す
る。
本発明の一実施例における乗算器のブロツク結線図であ
る。第１図と同一物には同一番号を付し、説明を省略す
る。
同図において、２３〜２９は乗算器を構成する基本ブロ
ック１〜１９と同一の遅延時間で構成され／こインバー
タであ゛す、このインバータ２３〜２９を環状接続して
リングオシレータを構成している。
ック１〜１９と同一の遅延時間で構成され／こインバー
タであ゛す、このインバータ２３〜２９を環状接続して
リングオシレータを構成している。
各インバニタの、出力Ａ〜Ｇの波形は第７図Ａ−Ｇに示
す様に、インバータ１段の遅延時間ｔｐｄだけ位相がず
れだ波形となる。このＡ−Ｇの波形をインバータ３０〜
３６およびＡＮＤゲート３ア〜４３で取り出ずことによ
りＡＮＤゲートの出力Ｈ〜Ｎには第７図Ｈ−Ｈに示す様
に、１ｔｐｄの間だけ”Ｈｉｇｈ”′となり位相が異る
多相クロックが得られる。このＨ−Ｎの信号で各加算段
４５〜４９毎に第５図に示すｖＲの値を制御することに
よりトランジスタＱ１．Ｑ４．Ｑ１３ を流れる定電流
の値を制御することができる。
す様に、インバータ１段の遅延時間ｔｐｄだけ位相がず
れだ波形となる。このＡ−Ｇの波形をインバータ３０〜
３６およびＡＮＤゲート３ア〜４３で取り出ずことによ
りＡＮＤゲートの出力Ｈ〜Ｎには第７図Ｈ−Ｈに示す様
に、１ｔｐｄの間だけ”Ｈｉｇｈ”′となり位相が異る
多相クロックが得られる。このＨ−Ｎの信号で各加算段
４５〜４９毎に第５図に示すｖＲの値を制御することに
よりトランジスタＱ１．Ｑ４．Ｑ１３ を流れる定電流
の値を制御することができる。
今、入力ラノチ回路読み込与クロックＣＰＩとＡ〜Ｇの
信号との位相関係を第７図に示すように制御すると、被
乗数Ｘと乗数Ｙの入力信号が入力ラッチ回路２９．２１
に読み込まれてから、第７図Ｈ−Ｋに示す波形に応じて
、順次乗算回路の各加算段４５〜４９の基本ブロックの
回路電流が増えていく。
信号との位相関係を第７図に示すように制御すると、被
乗数Ｘと乗数Ｙの入力信号が入力ラッチ回路２９．２１
に読み込まれてから、第７図Ｈ−Ｋに示す波形に応じて
、順次乗算回路の各加算段４５〜４９の基本ブロックの
回路電流が増えていく。
ここで、乗算回路のサムＳおよびキャＩＪ−Ｃｏ−信号
は１段下の加算段に転送されており、基本ブロック１〜
１９とリングオシレータのインバータ２３〜２９は同一
の遅延時間となっているので、サムＳおよびキャＩ）−
Ｃｏ信号が転送されて演算を行っている加算段のみ回路
電流が増加しており、演算は高速に行われる。尚、最終
の加算段４９はキャＩＪ−Ｃｏが横方向に転送するため
、ＡＮＤゲ７）４．２ 、４３ 、３７の出力り、Ｍ、
Ｈの信号の和をＯＲゲート４４で取っており、出力信号
０で示すように、最終の加算段４９０回路電流を増やし
ている期間をキャリーＣｏが転送する時間に対応させて
長くしている。
は１段下の加算段に転送されており、基本ブロック１〜
１９とリングオシレータのインバータ２３〜２９は同一
の遅延時間となっているので、サムＳおよびキャＩ）−
Ｃｏ信号が転送されて演算を行っている加算段のみ回路
電流が増加しており、演算は高速に行われる。尚、最終
の加算段４９はキャＩＪ−Ｃｏが横方向に転送するため
、ＡＮＤゲ７）４．２ 、４３ 、３７の出力り、Ｍ、
Ｈの信号の和をＯＲゲート４４で取っており、出力信号
０で示すように、最終の加算段４９０回路電流を増やし
ている期間をキャリーＣｏが転送する時間に対応させて
長くしている。
発明の詳細
な説明したように、本発明によればキャリーセーブ方式
乗算器において、サムおよびキャリー信号が転送され演
算を行っている加算段のみ回路電流を増−やし、高速演
算を行っており、他の加算段の回路電流は減らしている
だめ、低消費電力で高速の乗算回路が可能となり、特に
入力信号のビット語長が長く回路規模の大きな乗算回路
においてに、集積回路化が容易になるという効果を有す
る。
乗算器において、サムおよびキャリー信号が転送され演
算を行っている加算段のみ回路電流を増−やし、高速演
算を行っており、他の加算段の回路電流は減らしている
だめ、低消費電力で高速の乗算回路が可能となり、特に
入力信号のビット語長が長く回路規模の大きな乗算回路
においてに、集積回路化が容易になるという効果を有す
る。
第１図ｉＪ従来の乗算器のブロック結線図、第２図、第
３図および第４図は第１図の要部ブロック図、第５図は
従来の乗算器の回路構成図、第６図ｄ本発明の一実施例
における乗算器のブロック結線図、第７図は同乗算器の
動作波形図で−ある。 ２０．２１ 入力ラッチ回路、２２ 出力ラノチ回路、
４５．４６．４７，４８．４９・ ・加算段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 第５図
３図および第４図は第１図の要部ブロック図、第５図は
従来の乗算器の回路構成図、第６図ｄ本発明の一実施例
における乗算器のブロック結線図、第７図は同乗算器の
動作波形図で−ある。 ２０．２１ 入力ラッチ回路、２２ 出力ラノチ回路、
４５．４６．４７，４８．４９・ ・加算段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 第５図
Claims (1)
- 乗数信号が入力される第１の入力回路と、被乗数信号か
入力される第２の入力回路よ、論理回路から構成され、
かつ、前記第１．第２の入力回路からの信号を処理する
複数の加算段と、前記複数の加算段に電流を供給する電
流供給回路と、前記複数の加算段からの信号を処理する
出力ラノチ回路とを有し、前記電流供給回路は前記複数
の加算段のうち演算が行なわれている加算段に対して他
の加算段より犬なる電流を供給することを特徴とする乗
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153571A JPS6045842A (ja) | 1983-08-23 | 1983-08-23 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153571A JPS6045842A (ja) | 1983-08-23 | 1983-08-23 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045842A true JPS6045842A (ja) | 1985-03-12 |
Family
ID=15565401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153571A Pending JPS6045842A (ja) | 1983-08-23 | 1983-08-23 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105042A (ja) * | 1983-08-05 | 1985-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | マルチレベル論理回路 |
| JPH01189724A (ja) * | 1988-01-25 | 1989-07-28 | Oki Electric Ind Co Ltd | 並列乗算器 |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
-
1983
- 1983-08-23 JP JP58153571A patent/JPS6045842A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105042A (ja) * | 1983-08-05 | 1985-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | マルチレベル論理回路 |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| JPH01189724A (ja) * | 1988-01-25 | 1989-07-28 | Oki Electric Ind Co Ltd | 並列乗算器 |
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