JPH0651954A - インクリメント／デクリメント回路 - Google Patents

Abstract

(57)【要約】 【目的】 データの加算・減算のインクリメント／デク
リメント回路に関し、該インクリメント／デクリメント
回路を簡単化することを目的とする。 【構成】 インクリメント（＋１加算）かデクリメント
（−１加算）の何れの処理をするかを決めるＩＮＣ／Ｄ
ＥＣ信号とインクリメント／デクリメント処理の有無を
示すＯＮ／ＴＨＲＯＵＧＨ信号から、インクリメント処
理かデクリメント処理かのモード信号をつくるモード設
定部を備え、該モード値と入力データおよび前記ＩＮＣ
／ＤＥＣ信号から、入力データの加算処理後の桁上げ信
号をつくるキャリー生成部と、入力データとＯＮ／ＴＨ
ＲＯＵＧＨ信号から、入力データに加算処理された出力
データを送出する結果生成部を備えた第１単位回路〜第
ｎ単位回路を桁段数だけ設け、入力データに加算処理し
た出力データをつくるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの加算・減算を
行うインクリメント／デクリメント回路に関するもので
ある。

【０００２】

【従来の技術】中央演算処理装置（ＣＰＵ）やディジタ
ル・シグナル・プロセッサ（ＤＳＰ）等において、特定
のレジスタの内容が＋１または−１ずつしか変化しない
ものがある。

【０００３】近年、このＣＰＵやＤＳＰの並列データ処
理のビット幅が多くなっており、高速に＋１加算するイ
ンクリメント（Increment 、単に、ＩＮＣと称す）する
回路や、−１加算するデクリメント（Decrement 、単
に、ＤＥＣと称す）する回路が要望されている。

【０００４】以下、図３を用いてインクリメント／デク
リメント回路を説明する。図３は従来の一実施例回路の
構成を示す図である。図３において、31〜34は一例の４
桁データの加算処理をする第１加算器〜第４加算器であ
る。そして、第１加算器31は１桁目ビット（最下位ビッ
ト）の加算処理を行い、・・・、第４加算器34は例えば
４桁目ビット（最上位ビット）の加算処理を行い、かつ
この４桁の各加算器31〜加算器34は同一構成を有してい
る。

【０００５】同一構成を有する第１加算器31〜第４加算
器34のそれぞれは、２入力データの排他的論理和演算を
するＥＯＲゲート31a と、２入力データの排他的否定論
理和演算をするＥＮＯＲゲート31b と、２入力データの
論理積演算をする２つのＡＮＤゲート31c,31d と、２入
力データの論理和演算をするＯＲゲート31e 、および入
力データの極性反転をする２つのインバータ31f,31g と
を備える。

【０００６】また、41a と41b は入力データの極性反転
をするインバータと２入力の論理積演算をするＡＮＤゲ
ートであり、第１加算器31〜第４加算器34がＩＮＣ処理
を行うかまたはＤＥＣ処理を行うかを決めるモード信号
をつくるモード設定部を形成している。

【０００７】また、図３において、ＣＲＹＩは入力され
る桁上げ信号である。ＣＲＹＩ値が‘１’であれば自己
の加算器で桁上げ処理を行うが、ＣＲＹＩ値が‘０’で
あれば自己の加算器で桁上げ処理は行わない。なお、最
下位の第１加算器31においては、ＣＲＹＩ値は常に
‘０’に固定されている。

【０００８】また、ＣＲＹＯは出力される桁上げ信号で
ある。該ＣＲＹＯは該次段のＣＲＹＩになり、該ＣＲＹ
Ｏ値が‘１’であれば次に接続される加算器のＣＲＹＩ
値になる。

【０００９】さらに、ＩＮＣ／ＤＥＣは、インクリメン
ト（＋１加算）かデクリメント（−１加算）の何れの処
理を行うかを決める信号であり、ＩＮＣ処理のときは
‘１’の値になり、ＤＥＣ処理の時は‘０’の値に設定
される値である。

【００１０】ＯＮ／ＴＨＲＯＵＧＨはインクリメント／
デクリメント処理の有無を示す信号であり、ＩＮＣ処理
またはＤＥＣ処理を行わない時は‘０’になり、ＩＮＣ
処理またはＤＥＣ処理を行う時は‘１’に設定される値
である。

【００１１】〔ＩＮＣ処理およびＤＥＣ処理をしない
時〕この場合、ＯＮ／ＴＨＲＯＵＧＨ値は‘０’であ
り、第１加算器31のＣＲＹＩ値は常に‘０’に固定して
いる。

【００１２】第１加算器31の入力データ値が‘０’
（‘１’) であれば、ＯＮ／ＴＨＲＯＵＧＨ値が‘０’
なのでＥＯＲゲート31a の出力値は‘０’（‘１’）に
なる。従って、ＥＮＯＲゲート31b の出力値は‘１’
（‘０’）に、インバータ31fの出力データ値は‘０’
（‘１’）になる。

【００１３】また、ＡＮＤゲート31c の入力値はＣＲＹ
Ｉの‘０’とＥＯＲゲート31a からの‘０’（‘１’）
であり、ＡＮＤゲート31d の入力値はＯＮ／ＴＨＲＯＵ
ＧＨ値の‘０’と入力データの‘０’( ‘１’) である
ため、当該ＡＮＤゲート31c,31d の出力値は常に‘０’
になる。

【００１４】従って、ＯＲゲート31e の出力値は常に
‘１’になり、インバータ31g のＣＲＹＯ値は常に
‘０’になる。また、第２加算器32〜第４加算器34で
は、ＡＮＤゲート41b の出力値( 即ち、第２加算器32〜
第４加算器34に対してのＯＮ／ＴＨＲＯＵＧＨ値）は常
に‘０’である。

【００１５】従って、第２加算器32〜第４加算器34は第
１加算器31と同様の動作をし、入力データ値の‘０’
（‘１’）はそのまま第２加算器32〜第４加算器34を通
り、出力データ値は‘０’（‘１’）となる。また、第
２加算器32〜第４加算器34からのＣＲＹＯは常に‘０’
になる。

【００１６】〔ＩＮＣ処理をする時〕ＩＮＣ／ＤＥＣ値
とＯＮ／ＴＨＲＯＵＧＨ値を‘１’に設定する。従っ
て、ＡＮＤゲート41b の出力値は‘０’になり、第１加
算器31〜第４加算器34はＩＮＣ処理に設定される。

【００１７】第１加算器31は、入力データ値にＯＮ／Ｔ
ＨＲＯＵＧＨ値の‘１’を加算して出力する。例えば、
入力データ値が‘０’であれば、出力データ値は‘１’
になりかつＣＲＹＯは‘０’になる。また、入力データ
値が‘１’であれば、出力データ値‘０’になりかつＣ
ＲＹＯは‘１’になる。

【００１８】第２加算器32〜第４加算器34では、ＡＮＤ
ゲート41b の出力値( 即ち、ＯＮ／ＴＨＲＯＵＧＨ値）
は‘０’である。この場合、各桁の入力データ値と下位
の第１加算器31〜第３加算器33からのＣＲＹＩ値との加
算処理が第２加算器32〜第４加算器34で行われ、各桁の
入力データ値にＩＮＣ処理したそれぞれの加算処理結果
が第２加算器32〜第４加算器34からの出力データ値とし
て出力される。

【００１９】なお、第２加算器32〜第３加算器33は、次
段の第３加算器33〜第４加算器34に対するＣＲＹＯも出
力する。 〔ＤＥＣ処理をする時〕ＩＮＣ／ＤＥＣ値は‘０’に、
またＯＮ／ＴＨＲＯＵＧＨ値は‘１’になるため、ＡＮ
Ｄゲート41b の出力値は常に‘１’に設定される。従っ
て、第２加算器32〜第４加算器34には１の‘２’の補数
( オール‘１’) が加わり、１の‘２’の補数を加算す
るＤＥＣ処理が行われる。

【００２０】第１加算器31の加算処理は、前記ＩＮＣ処
理の場合と同様である。また、第２加算器32〜第４加算
器34は、各入力データ値と下位の第１加算器31〜第３加
算器33からのＣＲＹＩ値およびＡＮＤゲート41b からの
１の‘２’の補数による加算処理が行われ、それぞれの
加算処理の出力データ値および第２加算器32〜第３加算
器33については次段へのＣＲＹＯを出力する。

【００２１】

【発明が解決しようとする課題】従って、従来例のイン
クリメント／デクリメント回路においては、回路規模の
大きい加算器を使用しているため、データの伝達時間が
増大してしまうという課題がある。

【００２２】本発明は、データの加算処理を行うインク
リメント／デクリメント回路を簡単化することを目的と
する。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、インクリメント（＋１加算）かデクリメント（−１
加算）の何れの処理をするかを決めるＩＮＣ／ＤＥＣ信
号とインクリメント／デクリメント処理の有無を示すＯ
Ｎ／ＴＨＲＯＵＧＨ信号から、インクリメント処理かデ
クリメント処理かのモード信号をつくるモード設定部を
備え、当該モード設定部から出力されるモード値と入力
データおよび前記ＩＮＣ／ＤＥＣ信号から、入力データ
の加算処理後の桁上げ信号をつくるキャリー生成部と、
入力データとＯＮ／ＴＨＲＯＵＧＨ信号から、入力デー
タに加算処理された出力データを送出する結果生成部を
備えた第１単位回路〜第ｎ単位回路を桁段数だけ設け、
該第１単位回路〜第ｎ−１単位回路から出力される桁上
げ信号を、次段に接続される前記第２単位回路〜第ｎ単
位回路への桁上げ信号とし、入力データに加算処理した
出力データをつくるように構成する。

【００２４】

【作用】本発明は図１に示すように、インクリメント
（＋１加算）かデクリメント（−１加算）の何れの処理
をするかを決めるＩＮＣ／ＤＥＣ信号とインクリメント
／デクリメント処理の有無を示すＯＮ／ＴＨＲＯＵＧＨ
信号をモード生成部に加えてインクリメント処理かデク
リメント処理かのモード信号をつくり、さらに、キャリ
ー生成部では該モード値と入力データおよび前記ＩＮＣ
／ＤＥＣ信号から入力データの加算処理後の桁上げ信号
をつくるようにし、結果生成部では入力データとＯＮ／
ＴＨＲＯＵＧＨ信号から入力データに加算処理された出
力データを送出するようにし、かつこのキャリー生成部
と結果生成部のそれぞれを第１単位回路〜第ｎ単位回路
の内部に設け、該第１単位回路〜第ｎ−１単位回路から
出力される桁上げ信号を、次段に接続される前記第２単
位回路〜第ｎ単位回路への桁上げ信号として加え、入力
データに加算処理した出力データをつくるようにする。

【００２５】

【実施例】以下、図２を用いて本発明のＩＮＣ処理とＤ
ＥＣ処理の回路を説明する。図２は本発明の一実施例回
路の構成を示す図である。

【００２６】図２において、2aは入力データを極性反転
するインバータであり、2bは２入力の論理和演算をする
ＯＲゲートであり、該インバータ2aとＯＲゲート2bによ
り４ビット演算回路10がＩＮＣ処理（＋１加算）をする
か、ＤＥＣ処理（−１加算）をするかを決めるモード設
定部を形成する。

【００２７】また、10は一例としての４桁データの加算
処理をするビット演算回路である。このビット演算回路
10には、２入力データの排他的否定論理和演算の４つの
ＥＮＯＲゲート11a 〜11d および２入力データの論理積
演算の３つのＡＮＤゲート12a 〜12c と５入力データの
論理積演算の１つのＡＮＤゲート12d 、および２入力デ
ータの排他的論理和演算の４つのＥＯＲゲート13a 〜13
d とを備えている。

【００２８】ここにおいて、ＥＮＯＲゲート11a とＡＮ
Ｄゲート12a 、・・・、ＥＮＯＲゲート11d とＡＮＤゲ
ート12d の各組回路は、各桁に対応したＣＲＹＯをつく
り、該ＣＲＹＯを次の上位桁のＣＲＹＩにする各々のキ
ャリー生成部である。

【００２９】また、４つのＥＯＲゲート13a 〜13d は４
つの出力データ値を送出する結果生成部である。また、
ＩＮＣ／ＤＥＣの値は図３と同様に、ＩＮＣ処理のとき
は‘１’の値に設定され、ＤＥＣ処理の時は‘０’の値
に設定される。

【００３０】ＯＮ／ＴＨＲＯＵＧＨの値も図３と同様
に、ＩＮＣ処理とＤＥＣ処理をしない時は‘０’にな
り、ＩＮＣ処理とＤＥＣ処理をする時は‘１’に設定す
る。〔ＩＮＣ処理およびＤＥＣ処理をしない時〕この場
合、ＯＮ／ＴＨＲＯＵＧＨ値は‘０’に設定される。従
って、４ビット演算回路10に加わるＣＲＹＩは‘０’で
あり、ＯＲゲート2bからのＩＮＣ／ＤＥＣ値は‘１’に
なる。

【００３１】例えば、最下位の１桁目の加算処理におい
て、入力データ値が‘０’（‘１’）であれば、ＣＲＹ
Ｉが常に‘０’なのでＥＯＲゲート13a の出力データ値
は‘０’（‘１’）になる。

【００３２】他方、ＥＮＯＲゲート11a に入力データ値
‘０’（‘１’）とＩＮＣ／ＤＥＣ値の‘１’が加わ
り、ＥＮＯＲゲート11a からの第１のＣＲＹＯ値は
‘０’（‘１’）になる。

【００３３】そして、該ＥＮＯＲゲート11a の第１のＣ
ＲＹＯ値‘０’（‘１’）とＣＲＹＩ値‘０’との論理
積演算がＡＮＤゲート12a でとられ、ＥＯＲゲート13a
から出力される第２のＣＲＹＯ値は常に‘０’になる。

【００３４】以下、２桁目〜４桁目の入力データについ
ても、ＥＮＯＲゲート11b とＡＮＤゲート12b とＥＯＲ
ゲート13b 、ＥＮＯＲゲート11c とＡＮＤゲート12c と
ＥＯＲゲート13c 、ＥＮＯＲゲート11c とＡＮＤゲート
12c において同様の加算処理が行われ、順次に上位桁へ
と伝えられてゆく。

【００３５】この結果、各桁の入力データ値と出力デー
タ値のそれぞれは同一値になり、また上位桁へのＣＲＹ
Ｉになる第２のＣＲＹＯ値も‘０’になる。なお、ＥＮ
ＯＲゲート11a 〜ＥＮＯＲゲート11d から出力される各
桁の第１のＣＲＹＯ値およびＣＲＹＩの５つの桁上げ信
号はＡＮＤゲート12d で論理積演算がとられ、当該論理
積演算結果は最上位桁（４桁）よりもう一つ上位桁（５
桁）への桁上げがあることを知らせるキャリー信号とし
て用いる。

【００３６】〔ＩＮＣ処理を行う時〕この場合、外部よ
り設定されるＩＮＣ／ＤＥＣ値とＯＮ／ＴＨＲＯＵＧＨ
値は‘１’である。従って、４ビット演算回路10に加わ
るＣＲＹＩとＯＲゲート2bからのＩＮＣ／ＤＥＣ値は共
に‘１’になり、各回路部位はＩＮＣ処理に設定され
る。

【００３７】例えば、最下位１桁目の加算において、入
力データ値が‘０’（‘１’）であれば、ＣＲＹＩが
‘１’であるから、ＥＯＲゲート13a の出力データ値は
‘１’（‘０’）になる。

【００３８】他方、ＥＮＯＲゲート11a に入力データ値
‘０’（‘１’）とＩＮＣ／ＤＥＣ値の‘１’が加わ
り、ＥＮＯＲゲート11a から第１のＣＲＹＯ値の‘０’
（‘１’）を出力する。

【００３９】そして、該ＥＮＯＲゲート11a の第１のＣ
ＲＹＯ値‘０’（‘１’）とＣＲＹＩ値‘１’との論理
積演算がＡＮＤゲート12a でとられ、ＡＮＤゲート12a
から出力する第２のＣＲＹＯ値は、入力データ値‘０’
（‘１’）に対応して‘０’（‘１’）になる。

【００４０】以下、２桁目〜４桁目の入力データについ
ても、ＥＮＯＲゲート11b とＡＮＤゲート12b とＥＯＲ
ゲート13b 、ＥＮＯＲゲート11c とＡＮＤゲート12c と
ＥＯＲゲート13c 、ＥＮＯＲゲート11d とＡＮＤゲート
12d において同様の加算処理が行われる。

【００４１】この結果、各桁の入力データ値に‘１’を
加えた値が出力データ値になる。つまり、この場合、入
力データ値に対してＩＮＣ処理された出力データ値とＣ
ＲＹＯとが出力される。

【００４２】ただし、ＥＮＯＲゲート11a 〜ＥＮＯＲゲ
ート11d から出力される各桁の第１のＣＲＹＯ値および
ＣＲＹＩの５つの桁上げ信号はＡＮＤゲート12d で論理
積演算され、最上位桁（４桁）よりもう一つ上位（５
桁）に桁上げのキャリー出力のあることを知らせるキャ
リー信号として用いる。

【００４３】〔ＤＥＣ処理を行う時〕この場合、ＩＮＣ
／ＤＥＣ値は‘０’、ＯＮ／ＴＨＲＯＵＧＨ値は‘１’
である。従って、４ビット演算回路10に加わるＯＲゲー
ト2bからのＩＮＣ／ＤＥＣ値は‘０’になり、また、Ｃ
ＲＹＩは‘１’になり、各回路部位はＤＥＣ処理に設定
される。

【００４４】例えば、最下位の１桁目の加算処理で、入
力データ値が‘０’（‘１’）ならば、ＣＲＹＩが常に
‘１’なのでＥＯＲゲート13a からの出力データ値は
‘１’（‘０’）になる。

【００４５】他方、ＥＮＯＲゲート11a に入力データ値
‘０’（‘１’）とＩＮＣ／ＤＥＣ値‘０’が加わり、
ＥＮＯＲゲート11a から第１のＣＲＹＯ値の‘１’
（‘０’）を出力する。

【００４６】そして、該ＥＮＯＲゲート11a の第１のＣ
ＲＹＯ値‘１’（‘０’）とＣＲＹＩ値‘１’との論理
積演算がＡＮＤゲート12a でとられ、ＡＮＤゲート12a
から出力される第２のＣＲＹＯ値は、入力データ値
‘０’（‘１’）に対応して‘１’（‘０’）になる。

【００４７】以下、２桁目〜４桁目の入力データについ
ても、ＥＮＯＲゲート11b とＡＮＤゲート12b とＥＯＲ
ゲート13b 、ＥＮＯＲゲート11c とＡＮＤゲート12c と
ＥＯＲゲート13c 、ＥＮＯＲゲート11d とＡＮＤゲート
12d において同様の加算処理が行われる。

【００４８】この結果、各桁の入力データ値に‘１’を
加えた値が出力データ値として送出れる。つまり、この
場合、入力データ値に対してＤＥＣ処理された出力デー
タ値とＣＲＹＯが得られる。

【００４９】ただし、ＥＮＯＲゲート11a 〜ＥＮＯＲゲ
ート11d から出力される各桁の第１のＣＲＹＯ値および
ＣＲＹＩの５つの桁上げ信号はＡＮＤゲート12d で論理
積演算が行われ、最上位桁（４桁）よりもう一つ上位
（５桁）に桁上げがあることを知らせるキャリー信号と
して用いる。

【００５０】

【発明の効果】以上の説明から明らかなように本発明に
よれば、インクリメント／デクリメント処理の回路規模
の削減と加算処理の高速化が可能になるという効果を奏
する。

【図面の簡単な説明】

【図１】 本発明の原理構成の回路を示す図である。

【図２】 本発明の一実施例回路の構成を示す図であ
る。

【図３】 従来の一実施例回路の構成を示す図である。

【符号の説明】

1-1 は第１単位回路 ・ ・ 1-n は第ｎ単位回路 11a はＥＮＯＲゲート 12a はＡＮＤゲート 13a はＥＯＲゲート 2aはインバータ 2bはＯＲゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 インクリメント（＋１加算）かデクリメ
   ント（−１加算）の何れの処理をするかを決めるＩＮＣ
   ／ＤＥＣ信号とインクリメント／デクリメント処理の有
   無を示すＯＮ／ＴＨＲＯＵＧＨ信号から、インクリメン
   ト処理かデクリメント処理かのモード信号をつくるモー
   ド設定部(2a,2b) を備え、 当該モード設定部(2a,2b) から出力されるモード値と入
   力データおよび前記ＩＮＣ／ＤＥＣ信号から、入力デー
   タの加算処理後の桁上げ信号をつくるキャリー生成部(1
   1a,12a) と、 入力データとＯＮ／ＴＨＲＯＵＧＨ信号から、入力デー
   タに加算処理された出力データを送出する結果生成部(1
   3a) を備えた第１単位回路(1-1) 〜第ｎ単位回路(1-n)
   を桁段数だけ設け、 該第１単位回路(31)〜第ｎ−１単位回路(3(n−1)) から
   出力される桁上げ信号を、次段に接続される前記第２単
   位回路(32)〜第ｎ単位回路(3n)への桁上げ信号とし、入
   力データに加算処理した出力データをつくるようにした
   ことを特徴とするインクリメント／デクリメント回路。