JPH04225426A - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPH04225426A JPH04225426A JP2407723A JP40772390A JPH04225426A JP H04225426 A JPH04225426 A JP H04225426A JP 2407723 A JP2407723 A JP 2407723A JP 40772390 A JP40772390 A JP 40772390A JP H04225426 A JPH04225426 A JP H04225426A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- signal
- register
- maximum value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ記憶装置に関し、
さらに詳しくはデータの最大値検出のための一時記憶の
ためのものに関する。
さらに詳しくはデータの最大値検出のための一時記憶の
ためのものに関する。
【０００２】
【従来の技術】図３は従来のデータ記憶装置の構成図を
示すもので、４はアドレス、６はアドレス４によって選
択信号を生成するデコーダ、７は読みだし信号、８は書
き込み信号、９はデータ、１０はデコーダ６からの選択
信号により選択された場所に対しデータ９の読みだし書
き込みを行うレジスタである。以上のような構成要素よ
りなる従来のデータ記憶装置においてその各構成要素の
関係と動作を説明すると、アドレス４が与えられるとデ
コーダ６は入力された値を基にレジスタ１０に対し選択
信号を出力し、読みだし信号７が入力されればレジスタ
１０は与えられた選択信号によって選択された場所から
データ９の読みだしを行う。一方、書き込み信号８が入
力されればレジスタ１０は与えられた選択信号によって
選択された場所にデータ９の書き込みを行う。
示すもので、４はアドレス、６はアドレス４によって選
択信号を生成するデコーダ、７は読みだし信号、８は書
き込み信号、９はデータ、１０はデコーダ６からの選択
信号により選択された場所に対しデータ９の読みだし書
き込みを行うレジスタである。以上のような構成要素よ
りなる従来のデータ記憶装置においてその各構成要素の
関係と動作を説明すると、アドレス４が与えられるとデ
コーダ６は入力された値を基にレジスタ１０に対し選択
信号を出力し、読みだし信号７が入力されればレジスタ
１０は与えられた選択信号によって選択された場所から
データ９の読みだしを行う。一方、書き込み信号８が入
力されればレジスタ１０は与えられた選択信号によって
選択された場所にデータ９の書き込みを行う。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成のデータ記憶装置を用い外部メモリ（図３には
記載せず）に格納されているデータ群の中で最大のもの
を探し出す操作を行う場合、つぎに示すような不都合が
生じる。
うな構成のデータ記憶装置を用い外部メモリ（図３には
記載せず）に格納されているデータ群の中で最大のもの
を探し出す操作を行う場合、つぎに示すような不都合が
生じる。
【０００４】現時点での最大値をレジスタ１０の０番地
に、比較対象データをレジスタ１０のアドレスの４番地
に格納し、両レジスタの値を演算器（図３には記載せず
）で比較処理を行うとすれば、０番地の値と４番地の値
を比較した結果、４番地の値が大きかった場合、次回の
比較のため４番地のデータを０番地に転送する必要があ
る。比較対象のデータがｎ個あるとするならば、最大値
更新のためのレジスタ間データ転送を、最大ｎ−１回行
なわなければならないという問題点を有していた。
に、比較対象データをレジスタ１０のアドレスの４番地
に格納し、両レジスタの値を演算器（図３には記載せず
）で比較処理を行うとすれば、０番地の値と４番地の値
を比較した結果、４番地の値が大きかった場合、次回の
比較のため４番地のデータを０番地に転送する必要があ
る。比較対象のデータがｎ個あるとするならば、最大値
更新のためのレジスタ間データ転送を、最大ｎ−１回行
なわなければならないという問題点を有していた。
【０００５】本発明はこのような従来の問題点を改善す
べく、上述の最大値検出を行う場合、比較対象のデータ
がこれまでの中で最大であった値より大きいときも、比
較対象を格納しているレジスタと最大値を格納している
レジスタとの間で最大値更新のためのデータ転送を行わ
ず、最大値検出に対する処理時間を削減することができ
る記憶装置を提供することを目的とする。
べく、上述の最大値検出を行う場合、比較対象のデータ
がこれまでの中で最大であった値より大きいときも、比
較対象を格納しているレジスタと最大値を格納している
レジスタとの間で最大値更新のためのデータ転送を行わ
ず、最大値検出に対する処理時間を削減することができ
る記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、外部信号によって設定されるフラグレジス
タと、前記フラグレジスタの値によって、外部か与えら
れるアドレス信号をそのまま出力する動作と外部から与
えられるｎ〜ｎ＋ｋ番地を示すアドレス信号はｍ〜ｍ＋
ｋ番地を示すアドレス信号に、ｍ〜ｍ＋ｋ番地を示すア
ドレス信号はｎ〜ｎ＋ｋ番地を示すアドレス信号に変換
する動作の何れかを行うアドレス変換部と、前記アドレ
ス変換部の出力値をもとに選択信号を生成する選択部と
、前記選択部からの選択信号により選択された番地に対
しデータの読みだし・書き込みを行う記憶部とを備えた
構成となっている。
するために、外部信号によって設定されるフラグレジス
タと、前記フラグレジスタの値によって、外部か与えら
れるアドレス信号をそのまま出力する動作と外部から与
えられるｎ〜ｎ＋ｋ番地を示すアドレス信号はｍ〜ｍ＋
ｋ番地を示すアドレス信号に、ｍ〜ｍ＋ｋ番地を示すア
ドレス信号はｎ〜ｎ＋ｋ番地を示すアドレス信号に変換
する動作の何れかを行うアドレス変換部と、前記アドレ
ス変換部の出力値をもとに選択信号を生成する選択部と
、前記選択部からの選択信号により選択された番地に対
しデータの読みだし・書き込みを行う記憶部とを備えた
構成となっている。
【０００７】
【作用】本発明は上記の構成において、メモリに格納さ
れているデータ群の中で最大のものを探し出す操作を行
なう場合、次のように動作する。
れているデータ群の中で最大のものを探し出す操作を行
なう場合、次のように動作する。
【０００８】現時点での最大値を格納しているアドレス
を前記記憶部の０番地とし、比較対象のデータを外部に
存在するメモリから前記記憶部のアドレスの４番地に転
送してあるとすれば、０番地の値と４番地の値を外部の
演算器で比較した結果、４番地の値が大きかったときに
外部から外部信号を与えフラグレジスタの値を反転する
。これにより、アドレス変換部でアドレスの０番地への
アクセスが実際は４番地へのアクセスに、４番地へのア
クセスが実際は０番地へのアクセスに変換されて出力さ
れ、その出力が前記選択部に入力され、前記記憶部の選
択された場所（番地）に対してデータの読みだし・書き
込みを行う。つまり、０番地アクセスは常に最大値格納
アドレスへのアクセスであり、４番地アクセスは常に比
較対象アドレスへのアクセスとなる。
を前記記憶部の０番地とし、比較対象のデータを外部に
存在するメモリから前記記憶部のアドレスの４番地に転
送してあるとすれば、０番地の値と４番地の値を外部の
演算器で比較した結果、４番地の値が大きかったときに
外部から外部信号を与えフラグレジスタの値を反転する
。これにより、アドレス変換部でアドレスの０番地への
アクセスが実際は４番地へのアクセスに、４番地へのア
クセスが実際は０番地へのアクセスに変換されて出力さ
れ、その出力が前記選択部に入力され、前記記憶部の選
択された場所（番地）に対してデータの読みだし・書き
込みを行う。つまり、０番地アクセスは常に最大値格納
アドレスへのアクセスであり、４番地アクセスは常に比
較対象アドレスへのアクセスとなる。
【０００９】
【実施例】図１は本発明の一実施例のデータ記憶装置の
構成図である。図において１は外部信号、２は外部信号
１の入力によって出力が反転するフラグレジスタ、３は
フラグレジスタ２を初期化するリセット信号、４はアド
レス、５はアドレス４の最上位ビットとフラグレジスタ
２の出力との間で排他的論理和をとるゲート、６はアド
レス４とゲート５の出力を入力として選択信号を出力す
るデコーダ、７は読みだし信号、８は書き込み信号、９
はデータ、１０はデコーダ６から出力される選択信号に
よって選ばれた場所に対して読みだし信号７が入力され
ればデータ９を読みだし、書き込み信号８が入力されれ
ばデータ９を書き込むレジスタである。
構成図である。図において１は外部信号、２は外部信号
１の入力によって出力が反転するフラグレジスタ、３は
フラグレジスタ２を初期化するリセット信号、４はアド
レス、５はアドレス４の最上位ビットとフラグレジスタ
２の出力との間で排他的論理和をとるゲート、６はアド
レス４とゲート５の出力を入力として選択信号を出力す
るデコーダ、７は読みだし信号、８は書き込み信号、９
はデータ、１０はデコーダ６から出力される選択信号に
よって選ばれた場所に対して読みだし信号７が入力され
ればデータ９を読みだし、書き込み信号８が入力されれ
ばデータ９を書き込むレジスタである。
【００１０】以上のような構成要素よりなる本実施例の
データ記憶装置について、以下その各構成要素の関係と
動作を外部のメモリ（図１には記載せず）に格納されて
いるデータ群の中から最大のものを探し出す操作を行う
場合について、図２のゲート出力の真理値表を併用して
説明する。ここではアドレス４が３本の信号線、レジス
タ１０が８ワードの場合について説明する。外部メモリ
に格納されているデータ群の中で最大のものを探し出す
操作を行う場合、レジスタ１０のうち現時点での最大値
を格納しているアドレスを０番地、比較対象のデータ９
を外部のメモリから常にアドレス４の４番地に格納する
ものとする。
データ記憶装置について、以下その各構成要素の関係と
動作を外部のメモリ（図１には記載せず）に格納されて
いるデータ群の中から最大のものを探し出す操作を行う
場合について、図２のゲート出力の真理値表を併用して
説明する。ここではアドレス４が３本の信号線、レジス
タ１０が８ワードの場合について説明する。外部メモリ
に格納されているデータ群の中で最大のものを探し出す
操作を行う場合、レジスタ１０のうち現時点での最大値
を格納しているアドレスを０番地、比較対象のデータ９
を外部のメモリから常にアドレス４の４番地に格納する
ものとする。
【００１１】まず、リセット信号３によってフラグレジ
スタ２の初期化を行い出力を０にする。つぎに、アドレ
ス４で０番地を与えるとフラグレジスタ２は出力が０な
ので、ゲート５の出力は０となり、デコーダ６の入力は
０となり、ここで読みだし信号７を入力すれば、レジス
タ１０の０番地のデータを読みだすことができる。同様
にして４番地のデータ９を読みだし、外部の演算器で０
番地の値と４番地の値を比較した結果、４番地の値が大
きかったときに外部から外部信号１を与えフラグレジス
タ２の値を反転する。その結果フラグレジスタ２の出力
は１となる。
スタ２の初期化を行い出力を０にする。つぎに、アドレ
ス４で０番地を与えるとフラグレジスタ２は出力が０な
ので、ゲート５の出力は０となり、デコーダ６の入力は
０となり、ここで読みだし信号７を入力すれば、レジス
タ１０の０番地のデータを読みだすことができる。同様
にして４番地のデータ９を読みだし、外部の演算器で０
番地の値と４番地の値を比較した結果、４番地の値が大
きかったときに外部から外部信号１を与えフラグレジス
タ２の値を反転する。その結果フラグレジスタ２の出力
は１となる。
【００１２】つぎに、比較対象のデータ９を外部のメモ
リからレジスタ１０のアドレス４の４番地に転送しよう
としてアドレス４を４番地とすると、ゲート５はフラグ
レジスタ２の出力値１とアドレス４の最上位ビットの値
１とで出力が０となり、デコーダ６の入力は０となる。 ここで、書き込み信号８を入力すれば、比較対象のデコ
ーダ９がレジスタ１０の０番地に書き込まれる。つまり
、レジスタ１０の４番地のデータ（前回の比較の結果大
きかった方のデータ）が保存されることになる。つまり
、レジスタ１０の０番地は外から見て４番地、レジスタ
１０の４番地は外から見て０番地として取り扱うことに
なる。以下、同様にしてデータの比較を繰り返す。
リからレジスタ１０のアドレス４の４番地に転送しよう
としてアドレス４を４番地とすると、ゲート５はフラグ
レジスタ２の出力値１とアドレス４の最上位ビットの値
１とで出力が０となり、デコーダ６の入力は０となる。 ここで、書き込み信号８を入力すれば、比較対象のデコ
ーダ９がレジスタ１０の０番地に書き込まれる。つまり
、レジスタ１０の４番地のデータ（前回の比較の結果大
きかった方のデータ）が保存されることになる。つまり
、レジスタ１０の０番地は外から見て４番地、レジスタ
１０の４番地は外から見て０番地として取り扱うことに
なる。以下、同様にしてデータの比較を繰り返す。
【００１３】ここでは、０番地と４番地を用いて説明し
たが１番地と５番地、２番地と６番地、３番地と７番地
とでもペアとしてアクセスすることができる。つまり、
連続する０番地から３番地までと４番地から７番地まで
のアドレスに対して、０番地から３番地、４番地から７
番地というアクセス順と、４番地から７番地、０番地か
ら３番地というアクセス順の２通りのアドレスアクセス
を行うことができる。
たが１番地と５番地、２番地と６番地、３番地と７番地
とでもペアとしてアクセスすることができる。つまり、
連続する０番地から３番地までと４番地から７番地まで
のアドレスに対して、０番地から３番地、４番地から７
番地というアクセス順と、４番地から７番地、０番地か
ら３番地というアクセス順の２通りのアドレスアクセス
を行うことができる。
【００１４】なお、外部信号１の入力でフラグレジスタ
を反転するとして説明したが、外部信号の種類により反
転，非反転が決定されるようにしてフラグレジスタの状
態を設定してもよい。
を反転するとして説明したが、外部信号の種類により反
転，非反転が決定されるようにしてフラグレジスタの状
態を設定してもよい。
【００１５】以上のように本実施例によれば、外部から
の外部信号によって出力が反転するフラグレジスタと、
フラグレジスタの値で、外部から与えられるアドレス信
号をそのまま出力する動作と外部から与えられる０番地
から３番地を示すアドレス信号は４番地から７番地を示
すアドレス信号に、４番地から７番地を示すアドレス信
号は０から３番地を示すアドレス信号に変換する動作の
何れかを行うようにアドレスの最上位ビットに対して排
他的論理和をとるゲートを設けることによって、上述の
最大値検出を行う場合、プログラムからは０番地をアク
セスすれば常に最大値格納アドレスをアクセスすること
ができ、４番地をアクセスすれば常に比較対象アドレス
をアクセスすることができる。このことによって、従来
行っていた最大値更新のための４番地から０番地へのデ
ータ転送を行わずに最大値を保持しておき、最大値検出
が実現できる。
の外部信号によって出力が反転するフラグレジスタと、
フラグレジスタの値で、外部から与えられるアドレス信
号をそのまま出力する動作と外部から与えられる０番地
から３番地を示すアドレス信号は４番地から７番地を示
すアドレス信号に、４番地から７番地を示すアドレス信
号は０から３番地を示すアドレス信号に変換する動作の
何れかを行うようにアドレスの最上位ビットに対して排
他的論理和をとるゲートを設けることによって、上述の
最大値検出を行う場合、プログラムからは０番地をアク
セスすれば常に最大値格納アドレスをアクセスすること
ができ、４番地をアクセスすれば常に比較対象アドレス
をアクセスすることができる。このことによって、従来
行っていた最大値更新のための４番地から０番地へのデ
ータ転送を行わずに最大値を保持しておき、最大値検出
が実現できる。
【００１６】
【発明の効果】以上説明したように、本発明によれば外
部データの最大値検出を行う際、外部から設定可能なフ
ラグレジスタと、アドレス変換部とによって、所望のア
クセスアドレスを固定することができる。このことより
、実際のデータ転送を不要とし、データ転送に要する処
理時間を削減でき、その実用的効果は大きい。
部データの最大値検出を行う際、外部から設定可能なフ
ラグレジスタと、アドレス変換部とによって、所望のア
クセスアドレスを固定することができる。このことより
、実際のデータ転送を不要とし、データ転送に要する処
理時間を削減でき、その実用的効果は大きい。
【図１】本発明の一実施例のデータ記憶装置の構成図
【
図２】同じくゲート出力の真理値表
図２】同じくゲート出力の真理値表
【図３】従来例のデータ記憶装置の構成図
１ 外部信号
２ フラグレジスタ
３ リセット信号
４ アドレス
５ ゲート（アドレス変換部）
６ デコーダ（選択部）
７ 読みだし信号
８ 書き込み信号
９ データ
１０ レジスタ（記憶部）
Claims (1)
- 【請求項１】外部信号によって設定されるフラグレジス
タと、前記フラグレジスタの値によって、外部から与え
られるアドレス信号をそのまま出力する動作と外部から
与えられるｎ〜ｎ＋ｋ番地を示すアドレス信号はｍ〜ｍ
＋ｋ番地を示すアドレス信号に、ｍ〜ｍ＋ｋ番地を示す
アドレス信号はｎ〜ｎ＋ｋ番地を示すアドレス信号に変
換する動作の何れかを行うアドレス変換部と、前記アド
レス変換部の出力値をもとに選択信号を生成する選択部
と、前記選択部からの選択信号により選択された番地に
対しデータの読みだし・書き込みを行う記憶部とを備え
たデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407723A JPH04225426A (ja) | 1990-12-27 | 1990-12-27 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407723A JPH04225426A (ja) | 1990-12-27 | 1990-12-27 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225426A true JPH04225426A (ja) | 1992-08-14 |
Family
ID=18517277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407723A Pending JPH04225426A (ja) | 1990-12-27 | 1990-12-27 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225426A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257042A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-12-27 JP JP2407723A patent/JPH04225426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257042A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体メモリ |
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