JPH04225445A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH04225445A JPH04225445A JP2407728A JP40772890A JPH04225445A JP H04225445 A JPH04225445 A JP H04225445A JP 2407728 A JP2407728 A JP 2407728A JP 40772890 A JP40772890 A JP 40772890A JP H04225445 A JPH04225445 A JP H04225445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータの仮想記憶
や通信を伴う情報処理システムに関する。
や通信を伴う情報処理システムに関する。
【０００２】
【従来の技術】従来の情報処理システムとしては、たと
えば、アンドレアス ブイ．ベエヒトールシャイン，
エドワード エッチ．フランク（ＡｎｄｒｅａｓＶ．
Ｂｅｃｈｔｏｌｓｈｅｉｍ，ＥｄｗａｒｄＨ．Ｆｒａｎ
ｋ）著「ＳＰＡＲＣ ｓｔａｔｉｏｎ１」 Ｓｕｎ Ｔ
ｅｃｈｎｏｌｏｇｙ 日本語版特別号 １９８９
ＶＯＬＵＭＥ１ Ｐ１６〜２７に示されている。
えば、アンドレアス ブイ．ベエヒトールシャイン，
エドワード エッチ．フランク（ＡｎｄｒｅａｓＶ．
Ｂｅｃｈｔｏｌｓｈｅｉｍ，ＥｄｗａｒｄＨ．Ｆｒａｎ
ｋ）著「ＳＰＡＲＣ ｓｔａｔｉｏｎ１」 Ｓｕｎ Ｔ
ｅｃｈｎｏｌｏｇｙ 日本語版特別号 １９８９
ＶＯＬＵＭＥ１ Ｐ１６〜２７に示されている。
【０００３】図２はこの従来の情報処理システムのブロ
ック構成図を示すものであり、１はシステム全体の制御
やデータ処理を行うＣＰＵ（中央処理装置）、２はＣＰ
Ｕ１の命令・データ・プログラム・ファイル等を記憶す
る主記憶メモリ、３は他の情報処理システムと通信する
ための媒体であるネットワーク、４はネットワーク３と
後述するＩＯコントローラ９間のデータ転送の中継と制
御を行うＬＡＮコントローラ、５はプログラム・ファイ
ル等の大容量データを記憶する外部記憶装置であるハー
ドディスク装置、６は外部記憶装置であるハードディス
ク装置５と後述するＩＯコントローラ９間のデータ転送
の中継と制御を行う外部記憶装置コントローラであるハ
ードディスクコントローラ、９はＬＡＮコントローラ４
またはハードディスクコントローラ６と主記憶メモリ２
間のデータ転送の中継と制御を行うＩＯコントローラで
ある。
ック構成図を示すものであり、１はシステム全体の制御
やデータ処理を行うＣＰＵ（中央処理装置）、２はＣＰ
Ｕ１の命令・データ・プログラム・ファイル等を記憶す
る主記憶メモリ、３は他の情報処理システムと通信する
ための媒体であるネットワーク、４はネットワーク３と
後述するＩＯコントローラ９間のデータ転送の中継と制
御を行うＬＡＮコントローラ、５はプログラム・ファイ
ル等の大容量データを記憶する外部記憶装置であるハー
ドディスク装置、６は外部記憶装置であるハードディス
ク装置５と後述するＩＯコントローラ９間のデータ転送
の中継と制御を行う外部記憶装置コントローラであるハ
ードディスクコントローラ、９はＬＡＮコントローラ４
またはハードディスクコントローラ６と主記憶メモリ２
間のデータ転送の中継と制御を行うＩＯコントローラで
ある。
【０００４】以上のような構成要素よりなる従来の情報
処理システムについて、以下その各構成要素の関係と動
作を説明する。おな、従来例では、ネットワーク３と主
記憶メモリ２間のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）機能はＬＡＮコントローラ４内に、ハ
ードディスク装置５と主記憶メモリ２間のＤＭＡ機能は
ＩＯコントローラ内に存在するが、説明に際しては、簡
単化のためＤＭＡ機能は両方ともＩＯコントローラ内に
あるものとする。
処理システムについて、以下その各構成要素の関係と動
作を説明する。おな、従来例では、ネットワーク３と主
記憶メモリ２間のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）機能はＬＡＮコントローラ４内に、ハ
ードディスク装置５と主記憶メモリ２間のＤＭＡ機能は
ＩＯコントローラ内に存在するが、説明に際しては、簡
単化のためＤＭＡ機能は両方ともＩＯコントローラ内に
あるものとする。
【０００５】まず、仮想記憶における主記憶メモリ２と
ハードディスク装置５間のスワッピング時における動作
について説明する。
ハードディスク装置５間のスワッピング時における動作
について説明する。
【０００６】仮想記憶におけるスワッピングは、ページ
アウトとページインの２段階に分かれて処理される。ま
ずページアウトのためＣＰＵ１はＩＯコントローラ９に
ＤＭＡ要求を出し、ＩＯコントローラ９は主記憶メモリ
２からページアウトされた１ページ分のデータを入力し
、ハードディスクコントローラ６を介してハードディス
ク装置５に書き込む。そしてＩＯコントローラ９よりＣ
ＰＵ１にページアウト終了の応答信号が返る。つぎにペ
ージインのためＣＰＵ１はＩＯコントローラ９にＤＭＡ
要求を出し、ＩＯコントローラ９はハードディスク装置
５からページインされた１ページ分のデータをハードデ
ィスクコントローラ６を介して入力し、主記憶メモリ２
に書き込む。そしてＩＯコントローラ９よりＣＰＵ１に
ページアウト終了の応答信号が返る。
アウトとページインの２段階に分かれて処理される。ま
ずページアウトのためＣＰＵ１はＩＯコントローラ９に
ＤＭＡ要求を出し、ＩＯコントローラ９は主記憶メモリ
２からページアウトされた１ページ分のデータを入力し
、ハードディスクコントローラ６を介してハードディス
ク装置５に書き込む。そしてＩＯコントローラ９よりＣ
ＰＵ１にページアウト終了の応答信号が返る。つぎにペ
ージインのためＣＰＵ１はＩＯコントローラ９にＤＭＡ
要求を出し、ＩＯコントローラ９はハードディスク装置
５からページインされた１ページ分のデータをハードデ
ィスクコントローラ６を介して入力し、主記憶メモリ２
に書き込む。そしてＩＯコントローラ９よりＣＰＵ１に
ページアウト終了の応答信号が返る。
【０００７】つぎに、ネットワーク３とハードディスク
装置５間のデータ転送時における動作について説明する
。ネットワーク３からハードディスク装置５へのデータ
転送時には、まずＬＡＮコントローラ４がＩＯコントロ
ーラ９にＤＭＡ要求を出し、ＩＯコントローラ９はＣＰ
Ｕ１にメインバスを解放させた後、ネットワーク３から
ＬＡＮコントローラ４を介して入力したデータをパケッ
ト単位で主記憶メモリ２に書き込む。そして、ＩＯコン
トローラ９はＣＰＵ１にＤＭＡ終了を知らせる。つぎに
ＣＰＵ１は主記憶メモリ２に書き込まれたデータを判断
し、ハードディスク装置５への書き込みデータであれば
ＩＯコントローラ９にＤＭＡ要求を出し、ＩＯコントロ
ーラ９は主記憶メモリ２からデータを読み出し、ハード
ディスクコントローラ６を介して、ハードディスク装置
５に書き込む。そして、ＩＯコントローラ９はＣＰＵ１
にＤＭＡ終了を知らせる。
装置５間のデータ転送時における動作について説明する
。ネットワーク３からハードディスク装置５へのデータ
転送時には、まずＬＡＮコントローラ４がＩＯコントロ
ーラ９にＤＭＡ要求を出し、ＩＯコントローラ９はＣＰ
Ｕ１にメインバスを解放させた後、ネットワーク３から
ＬＡＮコントローラ４を介して入力したデータをパケッ
ト単位で主記憶メモリ２に書き込む。そして、ＩＯコン
トローラ９はＣＰＵ１にＤＭＡ終了を知らせる。つぎに
ＣＰＵ１は主記憶メモリ２に書き込まれたデータを判断
し、ハードディスク装置５への書き込みデータであれば
ＩＯコントローラ９にＤＭＡ要求を出し、ＩＯコントロ
ーラ９は主記憶メモリ２からデータを読み出し、ハード
ディスクコントローラ６を介して、ハードディスク装置
５に書き込む。そして、ＩＯコントローラ９はＣＰＵ１
にＤＭＡ終了を知らせる。
【０００８】ハードディスク装置５からネットワーク３
へのデータ転送時には、まずＣＰＵ１がＩＯコントロー
ラ９にＤＭＡ要求を出し、ＩＯコントローラ９はハード
ディスク装置５からハードディスクコントローラ６を介
して入力したデータを主記憶メモリ２に書き込む。そし
て、ＩＯコントローラ９はＣＰＵ１にＤＭＡ終了を知ら
せる。つぎにＣＰＵ１がＩＯコントローラ９にＤＭＡ要
求を出し、ＩＯコントローラ９は主記憶メモリ２に書き
込まれたデータをパケット単位で入力し、ＬＡＮコント
ローラ４を介してネットワーク３に出力する。そして、
ＩＯコントローラ９はＣＰＵ１にＤＭＡ終了を知らせる
。
へのデータ転送時には、まずＣＰＵ１がＩＯコントロー
ラ９にＤＭＡ要求を出し、ＩＯコントローラ９はハード
ディスク装置５からハードディスクコントローラ６を介
して入力したデータを主記憶メモリ２に書き込む。そし
て、ＩＯコントローラ９はＣＰＵ１にＤＭＡ終了を知ら
せる。つぎにＣＰＵ１がＩＯコントローラ９にＤＭＡ要
求を出し、ＩＯコントローラ９は主記憶メモリ２に書き
込まれたデータをパケット単位で入力し、ＬＡＮコント
ローラ４を介してネットワーク３に出力する。そして、
ＩＯコントローラ９はＣＰＵ１にＤＭＡ終了を知らせる
。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、仮想記憶における主記憶メモリと
外部記憶装置間のスワッピング時においては、ＣＰＵが
次の処理に移行するまでに、ＣＰＵ処理に比較して時間
を非常に要する外部記憶装置へのアクセスがページアウ
トの書き込みとページインの読み出しの２回も必要であ
るため、システムの処理時間が長く、ＣＰＵの使用効率
が悪くなり、またネットワークと外部記憶装置間のデー
タ転送時においても、一時的なパケット単位のデータの
格納を主記憶メモリに行うので、その間ＣＰＵと主記憶
メモリ間のバスを占有するため、システムの処理時間が
長く、ＣＰＵの使用効率が悪くなるという問題点を有し
ていた。
うな従来の構成では、仮想記憶における主記憶メモリと
外部記憶装置間のスワッピング時においては、ＣＰＵが
次の処理に移行するまでに、ＣＰＵ処理に比較して時間
を非常に要する外部記憶装置へのアクセスがページアウ
トの書き込みとページインの読み出しの２回も必要であ
るため、システムの処理時間が長く、ＣＰＵの使用効率
が悪くなり、またネットワークと外部記憶装置間のデー
タ転送時においても、一時的なパケット単位のデータの
格納を主記憶メモリに行うので、その間ＣＰＵと主記憶
メモリ間のバスを占有するため、システムの処理時間が
長く、ＣＰＵの使用効率が悪くなるという問題点を有し
ていた。
【００１０】本発明はこのような問題点を解決すべく、
仮想記憶における主記憶メモリと外部記憶装置間のスワ
ッピング時にも、またネットワークと外部記憶装置間の
データ転送時にも、システムの処理時間が短く、ＣＰＵ
の使用効率がいい情報処理システムを提供することを目
的とする。
仮想記憶における主記憶メモリと外部記憶装置間のスワ
ッピング時にも、またネットワークと外部記憶装置間の
データ転送時にも、システムの処理時間が短く、ＣＰＵ
の使用効率がいい情報処理システムを提供することを目
的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、システム全体の制御やデータ処理
を行うＣＰＵと、前記ＣＰＵの命令・データ・プログラ
ム・ファイル等を記憶する主記憶メモリと、仮想記憶に
おけるスワッピング時にペードアウトされるデータを一
時的に格納するＩＯデータメモリと、ページアウト時に
は、後述するＩＯコントローラから入力したデータを外
部記憶装置（ハードディスク装置）に出力し、ページイ
ン時には、外部記憶装置から入力したデータを後述する
ＩＯコントローラに出力する外部記憶コントローラ（ハ
ードディスクコントローラ）と、まずページアウト時に
、前記主記憶メモリよりデータを入力し、前記ＩＯデー
タメモリに出力した後、前記ＣＰＵにページアウトの応
答信号を返し、つぎにページイン時に、データを前記外
部記憶コントローラから入力し、前記主記憶メモリに出
力した後、前記ＣＰＵにページインの応答信号を返し、
さらに前記主記憶メモリと外部記憶装置間のスワッピン
グ終了時に、一時格納していたＩＯデータメモリからペ
ージアウトされたデータを再度入力し、前記外部記憶コ
ントローラに出力するＩＯコントローラとを備えた構成
となっている。
に請求項１の発明は、システム全体の制御やデータ処理
を行うＣＰＵと、前記ＣＰＵの命令・データ・プログラ
ム・ファイル等を記憶する主記憶メモリと、仮想記憶に
おけるスワッピング時にペードアウトされるデータを一
時的に格納するＩＯデータメモリと、ページアウト時に
は、後述するＩＯコントローラから入力したデータを外
部記憶装置（ハードディスク装置）に出力し、ページイ
ン時には、外部記憶装置から入力したデータを後述する
ＩＯコントローラに出力する外部記憶コントローラ（ハ
ードディスクコントローラ）と、まずページアウト時に
、前記主記憶メモリよりデータを入力し、前記ＩＯデー
タメモリに出力した後、前記ＣＰＵにページアウトの応
答信号を返し、つぎにページイン時に、データを前記外
部記憶コントローラから入力し、前記主記憶メモリに出
力した後、前記ＣＰＵにページインの応答信号を返し、
さらに前記主記憶メモリと外部記憶装置間のスワッピン
グ終了時に、一時格納していたＩＯデータメモリからペ
ージアウトされたデータを再度入力し、前記外部記憶コ
ントローラに出力するＩＯコントローラとを備えた構成
となっている。
【００１２】また、請求項２の発明は、システム全体の
制御やデータ処理を行うＣＰＵと、前記ＣＰＵの命令・
データ・プログラム・ファイル等を記憶する主記憶メモ
リと、ネットワークと外部記憶装置間のデータ転送時に
データを一時的に格納するＩＯデータメモリと、ネット
ワークから入力時には、ネットワークから入力したデー
タを後述するＩＯコントローラに出力し、ネットワーク
へ出力時には、後述するＩＯコントローラから入力した
データをネットワークに出力するＬＡＮコントローラと
、外部記憶装置から入力時には、外部記憶装置から入力
したデータを後述するＩＯコントローラに出力し、外部
記憶装置へ出力時には、後述するＩＯコントローラから
入力したデータを外部記憶装置に出力する外部記憶コン
トローラと、前記ＬＡＮコントローラから入力したデー
タは、前記主記憶メモリに転送するときには、前記主記
憶メモリへ出力し、外部記憶装置に転送するときには、
一時前記ＩＯデータメモリへ出力した後、前記ＩＯデー
タメモリから再度入力して、前記外部記憶コントローラ
へ出力すると共に、前記外部記憶コントローラから入力
したデータは、前記主記憶メモリに転送するときには、
前記主記憶メモリへ出力し、ネットワークに転送すると
きには、一時前記ＩＯデータメモリへ出力した後、前記
ＩＯデータメモリから再度入力して、前記ＬＡＮコント
ローラへ出力するＩＯコントローラとを備えた構成とな
っている。
制御やデータ処理を行うＣＰＵと、前記ＣＰＵの命令・
データ・プログラム・ファイル等を記憶する主記憶メモ
リと、ネットワークと外部記憶装置間のデータ転送時に
データを一時的に格納するＩＯデータメモリと、ネット
ワークから入力時には、ネットワークから入力したデー
タを後述するＩＯコントローラに出力し、ネットワーク
へ出力時には、後述するＩＯコントローラから入力した
データをネットワークに出力するＬＡＮコントローラと
、外部記憶装置から入力時には、外部記憶装置から入力
したデータを後述するＩＯコントローラに出力し、外部
記憶装置へ出力時には、後述するＩＯコントローラから
入力したデータを外部記憶装置に出力する外部記憶コン
トローラと、前記ＬＡＮコントローラから入力したデー
タは、前記主記憶メモリに転送するときには、前記主記
憶メモリへ出力し、外部記憶装置に転送するときには、
一時前記ＩＯデータメモリへ出力した後、前記ＩＯデー
タメモリから再度入力して、前記外部記憶コントローラ
へ出力すると共に、前記外部記憶コントローラから入力
したデータは、前記主記憶メモリに転送するときには、
前記主記憶メモリへ出力し、ネットワークに転送すると
きには、一時前記ＩＯデータメモリへ出力した後、前記
ＩＯデータメモリから再度入力して、前記ＬＡＮコント
ローラへ出力するＩＯコントローラとを備えた構成とな
っている。
【００１３】
【作用】請求項１の発明は上記の構成により、仮想記憶
における主記憶メモリと外部記憶装置間のスワッピング
時においては、まず主記憶メモリからＩＯコントローラ
を介して、ＩＯデータメモリにいったんデータを格納し
てページアウトを行い、つぎに外部記憶装置から外部記
憶コントローラとＩＯコントローラを介して、主記憶メ
モリにデータを格納してページインを行うことで、主記
憶メモリと外部記憶装置間のスワッピングを終了し、Ｃ
ＰＵが次の処理に移行した後、ＩＯデータメモリにいっ
たん格納していたデータをＩＯコントローラと外部記憶
コントローラを介して、外部記憶装置に格納する。
における主記憶メモリと外部記憶装置間のスワッピング
時においては、まず主記憶メモリからＩＯコントローラ
を介して、ＩＯデータメモリにいったんデータを格納し
てページアウトを行い、つぎに外部記憶装置から外部記
憶コントローラとＩＯコントローラを介して、主記憶メ
モリにデータを格納してページインを行うことで、主記
憶メモリと外部記憶装置間のスワッピングを終了し、Ｃ
ＰＵが次の処理に移行した後、ＩＯデータメモリにいっ
たん格納していたデータをＩＯコントローラと外部記憶
コントローラを介して、外部記憶装置に格納する。
【００１４】また請求項２の発明は上記の構成により、
ネットワークと外部記憶装置間のデータ転送時において
は、まずネットワークから外部記憶装置への転送時には
、ネットワークからＬＡＮコントローラとＩＯコントロ
ーラを介して、ＩＯデータメモリにいったんデータを格
納し、再度データメモリからＩＯコントローラと外部記
憶コントローラを介して、外部記憶装置に転送し、つぎ
に外部記憶装置からネットワークへの転送時には、外部
記憶装置から外部記憶コントローラとＩＯコントローラ
を介して、ＩＯデータメモリにいったんデータを格納し
、再度ＩＯデータメモりからＩＯコントローラとＬＡＮ
コントローラを介して、ネットワークに転送する。
ネットワークと外部記憶装置間のデータ転送時において
は、まずネットワークから外部記憶装置への転送時には
、ネットワークからＬＡＮコントローラとＩＯコントロ
ーラを介して、ＩＯデータメモリにいったんデータを格
納し、再度データメモリからＩＯコントローラと外部記
憶コントローラを介して、外部記憶装置に転送し、つぎ
に外部記憶装置からネットワークへの転送時には、外部
記憶装置から外部記憶コントローラとＩＯコントローラ
を介して、ＩＯデータメモリにいったんデータを格納し
、再度ＩＯデータメモりからＩＯコントローラとＬＡＮ
コントローラを介して、ネットワークに転送する。
【００１５】
【実施例】図１は請求項１および２の発明における一実
施例の情報処理システムのブロック構成図を示す。図１
において、１はＣＰＵ、２は主記憶メモリ、３はネット
ワーク、４はＬＡＮコントローラ、５は外部記憶装置で
あるハードディスク装置、６は外部記憶装置コントロー
ラであるハードディスクコントローラで、以上は図２に
示した従来例と同一構成である。７は仮想記憶における
主記憶メモリ２とハードディスク装置５間のスワッピン
グ時、またはネットワーク３とハードディスク装置５間
のデータ転送時に一時的にデータを格納するＩＯデータ
メモリ、８は主記憶メモリ２とＬＡＮコントローラ４と
ハードディスクコントローラ６の３者間のデータ転送の
中継と制御を行うとともに、中継時にＩＯデータメモリ
７に一時的にデータの格納をする制御も行うＩＯコント
ローラである。
施例の情報処理システムのブロック構成図を示す。図１
において、１はＣＰＵ、２は主記憶メモリ、３はネット
ワーク、４はＬＡＮコントローラ、５は外部記憶装置で
あるハードディスク装置、６は外部記憶装置コントロー
ラであるハードディスクコントローラで、以上は図２に
示した従来例と同一構成である。７は仮想記憶における
主記憶メモリ２とハードディスク装置５間のスワッピン
グ時、またはネットワーク３とハードディスク装置５間
のデータ転送時に一時的にデータを格納するＩＯデータ
メモリ、８は主記憶メモリ２とＬＡＮコントローラ４と
ハードディスクコントローラ６の３者間のデータ転送の
中継と制御を行うとともに、中継時にＩＯデータメモリ
７に一時的にデータの格納をする制御も行うＩＯコント
ローラである。
【００１６】以上のような構成要素よりなる本実施例の
情報処理システムについて、以下その各構成要素の関係
と動作を説明する。まず、仮想記憶における主記憶メモ
リ２とハードディスク装置５間のスワッピング時におけ
る動作について説明する。
情報処理システムについて、以下その各構成要素の関係
と動作を説明する。まず、仮想記憶における主記憶メモ
リ２とハードディスク装置５間のスワッピング時におけ
る動作について説明する。
【００１７】仮想記憶におけるスワッピングは、ページ
アウトとページインの２段階と後処理に分かれて処理さ
れる。まず、ページアウトのためＣＰＵ１はＩＯコント
ローラ８にＤＭＡ要求を出し、ＩＯコントローラ８は主
記憶メモリ２からページアウトされた１ページ分のデー
タを入力し、ＩＯデータメモリ７に書き込む。そして、
ＩＯコントローラ８より、ＣＰＵ１にページアウト終了
の応答信号が返る。つぎに、ページインのためＣＰＵ１
はＩＯコントローラ８にＤＭＡ要求を出し、ＩＯコント
ローラ８はハードディスク装置５からページインされた
１ページ分のデータをハードディスクコントローラ６を
介して入力し、主記憶メモリ２に書き込む。そして、Ｉ
Ｏコントローラ８より、ＣＰＵ１にページイン終了の応
答信号が返る。さらに、後処理のためＩＯコントローラ
８は一時格納していたＩＯデータメモリ７からページア
ウトされた１ページ分のデータを再度入力し、ハードデ
ィスクコントローラ６を介してハードディスク装置５に
書き込む。
アウトとページインの２段階と後処理に分かれて処理さ
れる。まず、ページアウトのためＣＰＵ１はＩＯコント
ローラ８にＤＭＡ要求を出し、ＩＯコントローラ８は主
記憶メモリ２からページアウトされた１ページ分のデー
タを入力し、ＩＯデータメモリ７に書き込む。そして、
ＩＯコントローラ８より、ＣＰＵ１にページアウト終了
の応答信号が返る。つぎに、ページインのためＣＰＵ１
はＩＯコントローラ８にＤＭＡ要求を出し、ＩＯコント
ローラ８はハードディスク装置５からページインされた
１ページ分のデータをハードディスクコントローラ６を
介して入力し、主記憶メモリ２に書き込む。そして、Ｉ
Ｏコントローラ８より、ＣＰＵ１にページイン終了の応
答信号が返る。さらに、後処理のためＩＯコントローラ
８は一時格納していたＩＯデータメモリ７からページア
ウトされた１ページ分のデータを再度入力し、ハードデ
ィスクコントローラ６を介してハードディスク装置５に
書き込む。
【００１８】以上のように本実施例によれば、仮想記憶
における主記憶メモリ２とハードディスク装置５間のス
ワッピング時においては、ページアウトするデータを一
時的に格納するＩＯデータメモリ７を設けることにより
、ハードディスク装置５へのアクセスを１回行った時点
で、ＣＰＵ１が次の処理に移行できる。
における主記憶メモリ２とハードディスク装置５間のス
ワッピング時においては、ページアウトするデータを一
時的に格納するＩＯデータメモリ７を設けることにより
、ハードディスク装置５へのアクセスを１回行った時点
で、ＣＰＵ１が次の処理に移行できる。
【００１９】つぎに、ネットワーク３とハードディスク
装置５間のデータ転送時における動作について説明する
。ネットワーク３からハードディスク装置５へのデータ
転送時には、まずＬＡＮコントローラ４がＩＯコントロ
ーラ８にＤＭＡ要求を出し、ＩＯコントローラ８はネッ
トワーク３からＬＡＮコントローラ４を介してデータを
入力し、入力データの書き込み先が主記憶メモリ２かハ
ードディスク装置５かを判断し、ハードディスク装置５
への書き込みデータであれば、ＩＯデータメモリ７にい
ったんパケット単位のデータを書き込む。つぎにＩＯコ
ントローラ８はＩＯデータメモリ７からデータを再度読
み出し、ハードディスクコントローラ６を介して、ハー
ドディスク装置５に書き込む。
装置５間のデータ転送時における動作について説明する
。ネットワーク３からハードディスク装置５へのデータ
転送時には、まずＬＡＮコントローラ４がＩＯコントロ
ーラ８にＤＭＡ要求を出し、ＩＯコントローラ８はネッ
トワーク３からＬＡＮコントローラ４を介してデータを
入力し、入力データの書き込み先が主記憶メモリ２かハ
ードディスク装置５かを判断し、ハードディスク装置５
への書き込みデータであれば、ＩＯデータメモリ７にい
ったんパケット単位のデータを書き込む。つぎにＩＯコ
ントローラ８はＩＯデータメモリ７からデータを再度読
み出し、ハードディスクコントローラ６を介して、ハー
ドディスク装置５に書き込む。
【００２０】ハードディスク装置５からネットワーク３
へのデータ転送時には、まずＣＰＵ１がＩＯコントロー
ラ８にＩＯデータメモリ７を使用するように設定した後
、ローカルなＤＭＡ要求を出し、ＩＯコントローラ８は
ハードディスク装置５からハードディスクコントローラ
６を介して入力したデータをＩＯデータメモリ７にいっ
たん書き込む。つぎにＩＯコントローラ８はＩＯデータ
メモリ７に書き込まれたデータをパケット単位で再度入
力し、ＬＡＮコントローラ４を介してネットワーク３に
出力する。そして、ＩＯコントローラ８はＣＰＵ１にロ
ーカルなＤＭＡ終了を知らせる。
へのデータ転送時には、まずＣＰＵ１がＩＯコントロー
ラ８にＩＯデータメモリ７を使用するように設定した後
、ローカルなＤＭＡ要求を出し、ＩＯコントローラ８は
ハードディスク装置５からハードディスクコントローラ
６を介して入力したデータをＩＯデータメモリ７にいっ
たん書き込む。つぎにＩＯコントローラ８はＩＯデータ
メモリ７に書き込まれたデータをパケット単位で再度入
力し、ＬＡＮコントローラ４を介してネットワーク３に
出力する。そして、ＩＯコントローラ８はＣＰＵ１にロ
ーカルなＤＭＡ終了を知らせる。
【００２１】以上のように本実施例によれば、ネットワ
ーク３とハードディスク装置５間のデータ転送時におい
ては、ネットワーク３とハードディスク装置５間の転送
データを一時的に格納するＩＯデータメモリ７を設ける
ことにより、主記憶メモリ２をアクセスする必要がなく
なり、ＣＰＵ１が主記憶メモリ２を占有できる。
ーク３とハードディスク装置５間のデータ転送時におい
ては、ネットワーク３とハードディスク装置５間の転送
データを一時的に格納するＩＯデータメモリ７を設ける
ことにより、主記憶メモリ２をアクセスする必要がなく
なり、ＣＰＵ１が主記憶メモリ２を占有できる。
【００２２】なお、本実施例においては、ＩＯコントロ
ーラ８から出ているＬＡＮコントローラ４とハードディ
スクコントローラ６のデータバスは分離しているが、こ
のデータバスは共通であってもよく、さらにＩＯデータ
メモリ７のデータバスも分離しているが、このデータバ
スも共通であってもよい。
ーラ８から出ているＬＡＮコントローラ４とハードディ
スクコントローラ６のデータバスは分離しているが、こ
のデータバスは共通であってもよく、さらにＩＯデータ
メモリ７のデータバスも分離しているが、このデータバ
スも共通であってもよい。
【００２３】また、本実施例においては、ＤＭＡ機能を
ＩＯコントローラ８内に付いているものとして説明した
が、ＤＭＡ機能はＬＡＮコントローラ４とハードディス
クコントローラ６側に付いていてもよい。
ＩＯコントローラ８内に付いているものとして説明した
が、ＤＭＡ機能はＬＡＮコントローラ４とハードディス
クコントローラ６側に付いていてもよい。
【００２４】なお、本実施例では外部記憶装置としてハ
ードディスク装置５を用い、ハードディスク装置とＩＯ
コントローラ９間のデータ転送の中継と制御を行うため
にハードディスクコントローラ６を用いているが、ハー
ドディスク装置５は光ディスク装置，ＲＡＭディスク装
置，フロッピーディスク装置等に置き換えることができ
、その場合、ハードディスクコントローラ６はそれらの
媒体をコントローラする装置に置き換えればよいもので
ある。
ードディスク装置５を用い、ハードディスク装置とＩＯ
コントローラ９間のデータ転送の中継と制御を行うため
にハードディスクコントローラ６を用いているが、ハー
ドディスク装置５は光ディスク装置，ＲＡＭディスク装
置，フロッピーディスク装置等に置き換えることができ
、その場合、ハードディスクコントローラ６はそれらの
媒体をコントローラする装置に置き換えればよいもので
ある。
【００２５】
【発明の効果】以上説明したように、請求項１の発明に
よれば、仮想記憶における主記憶メモリと外部記憶装置
であるハードディスク装置間のスワッピング時において
は、ハードディスク装置へのアクセスを１回行った時点
で、ＣＰＵが次の処理に移行でき、システムの処理時間
が短く、ＣＰＵの使用効率がよくなり、その実用的効果
は大きい。
よれば、仮想記憶における主記憶メモリと外部記憶装置
であるハードディスク装置間のスワッピング時において
は、ハードディスク装置へのアクセスを１回行った時点
で、ＣＰＵが次の処理に移行でき、システムの処理時間
が短く、ＣＰＵの使用効率がよくなり、その実用的効果
は大きい。
【００２６】また、請求項２の発明によれば、ネットワ
ークと外部記憶装置であるハードディスク装置間の転送
時において、転送データを主記憶メモリの代わりにロー
カルなＩＯデータメモリに一時的に格納するので、ＣＰ
Ｕが主記憶メモリを占有でき、システムの処理時間が短
く、ＣＰＵの使用効率がよくなり、その実用的効果は大
きい。
ークと外部記憶装置であるハードディスク装置間の転送
時において、転送データを主記憶メモリの代わりにロー
カルなＩＯデータメモリに一時的に格納するので、ＣＰ
Ｕが主記憶メモリを占有でき、システムの処理時間が短
く、ＣＰＵの使用効率がよくなり、その実用的効果は大
きい。
【図１】請求項１および２の発明の一実施例の情報処理
システムのブロック構成図
システムのブロック構成図
【図２】従来例の情報処理システムのブロック構成図
１ ＣＰＵ
２ 主記憶メモリ
３ ネットワーク
４ ＬＡＮコントローラ
５ ハードディスク（外部記憶装置）６ ハードデ
ィスクコントローラ（外部記憶装置コントローラ） ７ ＩＯデータメモリ ８ ＩＯコントローラ
ィスクコントローラ（外部記憶装置コントローラ） ７ ＩＯデータメモリ ８ ＩＯコントローラ
Claims (2)
- 【請求項１】システム全体の制御やデータ処理を行うＣ
ＰＵと、前記ＣＰＵの命令・データ・プログラム・ファ
イル等を記憶する主記憶メモリと、仮想記憶におけるス
ワッピング時に少なくとも１ページ分のページアウトさ
れるデータを一時的に格納するＩＯデータメモリと、ペ
ージアウト時には、後述するＩＯコントローラから入力
した少なくとも１ページ分のページアウトされたデータ
を外部記憶装置に出力し、ページイン時には、外部記憶
装置から入力した１ページ分のページインするデータを
後述するＩＯコントローラに出力する外部記憶装置コン
トローラと、まずページアウト時に、前記主記憶メモリ
よりページアウトされた１ページ分のデータを入力し、
前記ＩＯデータメモリにすべて出力した後、前記ＣＰＵ
にページアウトの応答信号を返し、つぎにページイン時
に、ページインする１ページ分のデータを前記外部記憶
装置コントローラから入力し、前記主記憶メモリにすべ
て出力した後、前記ＣＰＵにページインの応答信号を返
し、さらに前記主記憶メモリと外部記憶装置間のスワッ
ピング終了時に、一時格納していたＩＯデータメモリか
らページアウトされた１ページ分のデータを再度入力し
、前記外部記憶装置コントローラにすべて出力するＩＯ
コントローラとを備えた情報処理システム。 - 【請求項２】システム全体の制御やデータ処理を行うＣ
ＰＵと、前記ＣＰＵの命令・データ・プログラム・ファ
イル等を記憶する主記憶メモリと、ネットワークと外部
記憶装置間のデータ転送時に少なくとも１パケット分の
転送データを一時的に格納するＩＯデータメモリと、ネ
ットワークからの入力時には、ネットワークから入力し
たデータを後述するＩＯコントローラに出力し、ネット
ワークへの出力時には、後述するＩＯコントローラから
入力したデータをネットワークに出力するＬＡＮコント
ローラと、外部記憶装置からの入力時には、外部記憶装
置から入力したデータを後述するＩＯコントローラに出
力し、外部記憶装置への出力時には、後述するＩＯコン
トローラから入力したデータを外部記憶装置に出力する
外部記憶装置コントローラと、前記ＬＡＮコントローラ
から入力したデータは、前記主記憶メモリに転送すると
きには、前記主記憶メモリへ出力し、外部記憶装置に転
送するときには、パケット単位で一時前記ＩＯデータメ
モリへ出力した後、前記ＩＯデータメモリから再度入力
して、前記外部記憶装置コントローラへすべて出力する
とともに、前記外部記憶装置コントローラから入力した
データは、前記主記憶メモリに転送するときには、前記
主記憶メモリへ出力し、ネットワークに転送するときに
は、一時前記ＩＯデータメモリへ出力した後、パケット
単位で前記ＩＯデータメモリから再度入力して、前記Ｌ
ＡＮコントローラへすべて出力するＩＯコントローラと
を備えた情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407728A JPH04225445A (ja) | 1990-12-27 | 1990-12-27 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407728A JPH04225445A (ja) | 1990-12-27 | 1990-12-27 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225445A true JPH04225445A (ja) | 1992-08-14 |
Family
ID=18517282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407728A Pending JPH04225445A (ja) | 1990-12-27 | 1990-12-27 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225445A (ja) |
-
1990
- 1990-12-27 JP JP2407728A patent/JPH04225445A/ja active Pending
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