JPH04225548A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH04225548A JPH04225548A JP2408258A JP40825890A JPH04225548A JP H04225548 A JPH04225548 A JP H04225548A JP 2408258 A JP2408258 A JP 2408258A JP 40825890 A JP40825890 A JP 40825890A JP H04225548 A JPH04225548 A JP H04225548A
- Authority
- JP
- Japan
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- integrated circuit
- wiring path
- drain
- standard cell
- unit circuit
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、標準セルを用いて構成
される集積回路装置に関する。
される集積回路装置に関する。
【０００２】
【従来の技術】図６は従来例の標準セル１の平面図であ
り、図７は図６に示される切断面線ＶＩＩ−ＶＩＩから
見た断面図であり、図８は図６に示される切断面線ＶＩ
ＩＩ−ＶＩＩＩから見た断面図である。標準セル１は、
インバータ論理セルである。標準セル１の基板２４はＰ
− 形基板であり、基板２４上にはＰチャネルトランジ
スタである能動素子領域４およびＮチャネルトランジス
タである能動素子領域５が図６の上下方向に並べて形成
される。基板２４の能動素子領域４に対応する部分の上
面領域２４ａには、Ｎ−形層が形成されている。
り、図７は図６に示される切断面線ＶＩＩ−ＶＩＩから
見た断面図であり、図８は図６に示される切断面線ＶＩ
ＩＩ−ＶＩＩＩから見た断面図である。標準セル１は、
インバータ論理セルである。標準セル１の基板２４はＰ
− 形基板であり、基板２４上にはＰチャネルトランジ
スタである能動素子領域４およびＮチャネルトランジス
タである能動素子領域５が図６の上下方向に並べて形成
される。基板２４の能動素子領域４に対応する部分の上
面領域２４ａには、Ｎ−形層が形成されている。
【０００３】能動素子領域４において、上面領域２４ａ
のＮ− 形層に図６の上下方向にＰ＋形層であるドレイ
ン１９が形成されており、ドレイン１９と平行に、ドレ
イン１９を挟んでＰ＋ 形層であるソース２０が２本形
成されている。ソース２０上には、電源配線路１４が各
々形成され、ソース２０と電源配線路１４とは複数の接
続位置８によって接続されている。
のＮ− 形層に図６の上下方向にＰ＋形層であるドレイ
ン１９が形成されており、ドレイン１９と平行に、ドレ
イン１９を挟んでＰ＋ 形層であるソース２０が２本形
成されている。ソース２０上には、電源配線路１４が各
々形成され、ソース２０と電源配線路１４とは複数の接
続位置８によって接続されている。
【０００４】能動素子領域５においては、図示しないＮ
＋ 形層であるドレインが図６の上下方向に形成されて
おり、そのドレインと平行にドレインを挟んでＮ＋ 形
層である図示しないソースが２本形成されている。図示
しないソース上には接地配線路１５が各々形成され、ソ
ースと接地配線路１５とは複数の接続位置１０によって
接続されている。
＋ 形層であるドレインが図６の上下方向に形成されて
おり、そのドレインと平行にドレインを挟んでＮ＋ 形
層である図示しないソースが２本形成されている。図示
しないソース上には接地配線路１５が各々形成され、ソ
ースと接地配線路１５とは複数の接続位置１０によって
接続されている。
【０００５】能動素子領域４のドレイン１９とソース２
０との間隙上、および能動素子領域５のドレインとソー
スとの間隙上には斜線で示されるゲート６が能動素子領
域４，５にわたって略Ｈ形状に形成されている。ゲート
６の先端は接続位置１８によって入力端子２，２ａと接
続されている。
０との間隙上、および能動素子領域５のドレインとソー
スとの間隙上には斜線で示されるゲート６が能動素子領
域４，５にわたって略Ｈ形状に形成されている。ゲート
６の先端は接続位置１８によって入力端子２，２ａと接
続されている。
【０００６】能動素子領域４のドレイン１９と能動素子
領域５の図示しないドレインとの上には第１配線路７が
形成されている。能動素子領域４のドレイン１９と第１
配線路７とは複数の接続位置１２によって接続されてお
り、能動素子領域５のドレインと第１配線路７とは複数
の接続位置１３によって接続されている。第１配線路７
の図６の上下方向両端は、出力端子３，３ａとなってい
る。
領域５の図示しないドレインとの上には第１配線路７が
形成されている。能動素子領域４のドレイン１９と第１
配線路７とは複数の接続位置１２によって接続されてお
り、能動素子領域５のドレインと第１配線路７とは複数
の接続位置１３によって接続されている。第１配線路７
の図６の上下方向両端は、出力端子３，３ａとなってい
る。
【０００７】能動素子領域４上には、ゲート６、第１配
線路７および電源配線路１４を覆って、絶縁体２１を介
して電源端子配線路１６が形成されている。電源端子配
線路１６は、電源配線路１４と複数の接続位置９におい
て接続されている。
線路７および電源配線路１４を覆って、絶縁体２１を介
して電源端子配線路１６が形成されている。電源端子配
線路１６は、電源配線路１４と複数の接続位置９におい
て接続されている。
【０００８】能動素子領域５には、ゲート６、第１配線
路７および接地配線路１５を覆って、絶縁体２１を介し
て接地端子配線路１７が形成されている。接地端子配線
路１７は、接地配線路１５と複数の接続位置１１におい
て接続されている。
路７および接地配線路１５を覆って、絶縁体２１を介し
て接地端子配線路１７が形成されている。接地端子配線
路１７は、接地配線路１５と複数の接続位置１１におい
て接続されている。
【０００９】電源端子配線路１６は電源電位を供給する
端子であり、接地端子配線路１７は接地電位を供給する
端子である。
端子であり、接地端子配線路１７は接地電位を供給する
端子である。
【００１０】標準セル１の高さはＨ、幅はＷ１である。
【００１１】図９は、従来例の標準セル３０〜４４を用
いた半導体集積回路４５の一例を示す平面図である。集
積回路４５内で標準セル３０〜３４，３５〜３９，４０
〜４４はそれぞれセル列３０ａ，３５ａ，４０ａを形成
している。各標準セル３０〜４４および各セル列３０ａ
，３５ａ，４０ａは第１層配線２２および第２層配線２
３によって接続されている。第１層配線２２および第２
層配線２３は接続位置２４において接続されている。
いた半導体集積回路４５の一例を示す平面図である。集
積回路４５内で標準セル３０〜３４，３５〜３９，４０
〜４４はそれぞれセル列３０ａ，３５ａ，４０ａを形成
している。各標準セル３０〜４４および各セル列３０ａ
，３５ａ，４０ａは第１層配線２２および第２層配線２
３によって接続されている。第１層配線２２および第２
層配線２３は接続位置２４において接続されている。
【００１２】標準セル３０〜４４と第１および第２配線
路２２，２３が近接すると信号干渉が生じる。このため
標準セル３０〜４４と第１および第２配線路２２，２３
との距離はＤとなるように配置されている。
路２２，２３が近接すると信号干渉が生じる。このため
標準セル３０〜４４と第１および第２配線路２２，２３
との距離はＤとなるように配置されている。
【００１３】集積回路４５の高さはＹ、幅はＸ１である
。
。
【００１４】
【発明が解決しようとする課題】半導体集積回路４５に
用いる標準セル１，３０〜４４の高さはＨとなるように
しなければならないという規定がある。
用いる標準セル１，３０〜４４の高さはＨとなるように
しなければならないという規定がある。
【００１５】標準セル１の能動素子領域４のドレイン１
９は１箇所であるのに対して、ソース２０は１箇所あれ
ばよいのだけれども、標準セル１には２箇所のソース２
０が設けられている。これは標準セル１の高さをＨとす
ると、ゲート６の長さが短くなり、ドレイン１９から充
分な出力を得ることができないため、ソース２０を２箇
所設け、ゲート６を十分な長さに設定するためである。 このことは能動素子領域５のドレインおよびソースにつ
いても同様である。
９は１箇所であるのに対して、ソース２０は１箇所あれ
ばよいのだけれども、標準セル１には２箇所のソース２
０が設けられている。これは標準セル１の高さをＨとす
ると、ゲート６の長さが短くなり、ドレイン１９から充
分な出力を得ることができないため、ソース２０を２箇
所設け、ゲート６を十分な長さに設定するためである。 このことは能動素子領域５のドレインおよびソースにつ
いても同様である。
【００１６】したがって、標準セル１の幅Ｗ１が大きく
なり、半導体集積回路４５が大形化するという問題があ
る。また、標準セル１内で能動素子領域４，５が占める
占有面積が低く無駄な部分が増加するという問題もある
。
なり、半導体集積回路４５が大形化するという問題があ
る。また、標準セル１内で能動素子領域４，５が占める
占有面積が低く無駄な部分が増加するという問題もある
。
【００１７】本発明の目的は、単位回路素子を第１方向
に第２基準距離突出させて第２方向長さを縮小すること
によって第２方向に小形化を実現することができる集積
回路装置を提供することである。
に第２基準距離突出させて第２方向長さを縮小すること
によって第２方向に小形化を実現することができる集積
回路装置を提供することである。
【００１８】
【課題を解決するための手段】本発明は、相互に交差す
る方向の第１方向に沿う長さが予め定められ、第２方向
の長さが可変な単位回路素子を第２方向に沿って連結し
て単位回路素子列を構成し、複数の単位回路素子列間を
接続配線で接続して構成される集積回路装置において、
前記第１方向に沿う最近の接続配線と予め定める第１基
準距離を隔てて配置された第１単位回路素子と、前記接
続配線と、前記第１基準距離より小さな第２基準距離を
隔てて前記第１方向に突出し、かつ第２方向に沿う長さ
が第１基準距離を隔てる場合よりも縮小された第２単位
回路素子とを少なくとも一部分に含むことを特徴とする
集積回路装置である。
る方向の第１方向に沿う長さが予め定められ、第２方向
の長さが可変な単位回路素子を第２方向に沿って連結し
て単位回路素子列を構成し、複数の単位回路素子列間を
接続配線で接続して構成される集積回路装置において、
前記第１方向に沿う最近の接続配線と予め定める第１基
準距離を隔てて配置された第１単位回路素子と、前記接
続配線と、前記第１基準距離より小さな第２基準距離を
隔てて前記第１方向に突出し、かつ第２方向に沿う長さ
が第１基準距離を隔てる場合よりも縮小された第２単位
回路素子とを少なくとも一部分に含むことを特徴とする
集積回路装置である。
【００１９】
【作用】本発明に従えば、相互に交差する方向の第１方
向に沿う長さが予め定められ、第２方向の長さが可変な
単位回路素子を第２方向に沿って連結して単位回路素子
列を構成し、複数の単位回路素子列間を接続配線で接続
して構成される集積回路装置において、第１単位回路素
子は前記第１方向に沿う最近の接続配線と予め定める第
１基準距離を隔てて配置されている。少なくとも一部分
に含まれている第２単位回路素子は前記第１方向に突出
しており、前記接続配線と前記第１基準距離より小さな
第２基準距離を隔てて配置される。第２単位回路素子は
第２方向に沿う長さが第１基準距離を隔てている場合よ
りも縮小されている。
向に沿う長さが予め定められ、第２方向の長さが可変な
単位回路素子を第２方向に沿って連結して単位回路素子
列を構成し、複数の単位回路素子列間を接続配線で接続
して構成される集積回路装置において、第１単位回路素
子は前記第１方向に沿う最近の接続配線と予め定める第
１基準距離を隔てて配置されている。少なくとも一部分
に含まれている第２単位回路素子は前記第１方向に突出
しており、前記接続配線と前記第１基準距離より小さな
第２基準距離を隔てて配置される。第２単位回路素子は
第２方向に沿う長さが第１基準距離を隔てている場合よ
りも縮小されている。
【００２０】
【実施例】図１は本発明の実施例の標準セル１０１の平
面図であり、図２は図１に示される切断面線ＩＩ−ＩＩ
から見た断面図であり、図３は図１に示される切断面線
ＩＩＩ−ＩＩＩから見た断面図であり、図４は図１に示
される切断面線ＩＶ−ＩＶから見た断面図である。第２
単位回路素子である標準セル１０１はインバータ論理セ
ルである。標準セル１０１の基板１２４はＰ− 形基板
であり、基板１２４上にはＰチャネルトランジスタであ
る能動素子領域１０４およびＮチャネルトランジスタで
ある能動素子領域１０５が図１の上下方向に延びて形成
される。基板１２４の能動素子領域１０４に対応する部
分の上面領域１２４ａには、Ｎ−形層が形成されている
。
面図であり、図２は図１に示される切断面線ＩＩ−ＩＩ
から見た断面図であり、図３は図１に示される切断面線
ＩＩＩ−ＩＩＩから見た断面図であり、図４は図１に示
される切断面線ＩＶ−ＩＶから見た断面図である。第２
単位回路素子である標準セル１０１はインバータ論理セ
ルである。標準セル１０１の基板１２４はＰ− 形基板
であり、基板１２４上にはＰチャネルトランジスタであ
る能動素子領域１０４およびＮチャネルトランジスタで
ある能動素子領域１０５が図１の上下方向に延びて形成
される。基板１２４の能動素子領域１０４に対応する部
分の上面領域１２４ａには、Ｎ−形層が形成されている
。
【００２１】能動素子領域１０４において、Ｎ−形層に
図１の上下方向にＰ＋形層であるドレイン１１９が形成
されており、ドレイン１１９と平行にＰ＋ 形層である
ソース１２０が形成されている。ソース１２０上には電
源配線路１１４が形成され、ソース１２０と電源配線路
１１４とは複数の接続位置１０８によって接続されてい
る。
図１の上下方向にＰ＋形層であるドレイン１１９が形成
されており、ドレイン１１９と平行にＰ＋ 形層である
ソース１２０が形成されている。ソース１２０上には電
源配線路１１４が形成され、ソース１２０と電源配線路
１１４とは複数の接続位置１０８によって接続されてい
る。
【００２２】能動素子領域１０５においては、図示しな
いＮ＋ 形層であるドレインが図１の上下方向に形成さ
れており、そのドレインと平行にＮ＋ 形層である図示
しないソースが形成されている。図示しないソース上に
は接地配線路１１５が形成され、ソースと接地配線路１
１５とは複数の接続位置１１０によって接続されている
。能動素子領域１０４のドレイン１１９とソース１２０
との間隙上および能動素子領域１０５のドレインとソー
スとの間隙上には斜線で示されるゲート１０６が能動素
子領域１０４，１０５にわたって形成されており、ゲー
ト１０６は能動素子領域１０４，１０５間で略Ｔ字形に
突出している。ゲート１０６の先端は標準セル１０１の
上下方向に形成されている入力端子１０２，１０２ａと
接続位置１１８によって接続されている。
いＮ＋ 形層であるドレインが図１の上下方向に形成さ
れており、そのドレインと平行にＮ＋ 形層である図示
しないソースが形成されている。図示しないソース上に
は接地配線路１１５が形成され、ソースと接地配線路１
１５とは複数の接続位置１１０によって接続されている
。能動素子領域１０４のドレイン１１９とソース１２０
との間隙上および能動素子領域１０５のドレインとソー
スとの間隙上には斜線で示されるゲート１０６が能動素
子領域１０４，１０５にわたって形成されており、ゲー
ト１０６は能動素子領域１０４，１０５間で略Ｔ字形に
突出している。ゲート１０６の先端は標準セル１０１の
上下方向に形成されている入力端子１０２，１０２ａと
接続位置１１８によって接続されている。
【００２３】能動素子領域１０４のドレイン１１９上と
能動素子領域１０５の図示しないドレイン上とには、第
１配線路１０７が形成されている。能動素子領域１０４
のドレイン１１９と第１配線路１０７とは複数の接続位
置１１２によって接続されており、能動素子領域１０５
のドレインと第１配線路１０７とは複数の接続位置１１
３によって接続されている。第１配線路１０７は略Ｈ形
状に形成されており、第１配線路１０７の先端部は出力
端子１０３，１０３ａとなっている。
能動素子領域１０５の図示しないドレイン上とには、第
１配線路１０７が形成されている。能動素子領域１０４
のドレイン１１９と第１配線路１０７とは複数の接続位
置１１２によって接続されており、能動素子領域１０５
のドレインと第１配線路１０７とは複数の接続位置１１
３によって接続されている。第１配線路１０７は略Ｈ形
状に形成されており、第１配線路１０７の先端部は出力
端子１０３，１０３ａとなっている。
【００２４】能動素子領域１０４上には、ゲート１０６
、第１配線路１０７および電源配線路１１４を覆って、
絶縁体１２１を介して電源端子配線路１１６が形成され
ている。電源端子配線路１１６は、電源配線路１１４と
複数の接続位置１０９において接続されている。
、第１配線路１０７および電源配線路１１４を覆って、
絶縁体１２１を介して電源端子配線路１１６が形成され
ている。電源端子配線路１１６は、電源配線路１１４と
複数の接続位置１０９において接続されている。
【００２５】能動素子領域１０５上には、ゲート１０６
、第１配線路１０７および接地配線路１１５を覆って、
絶縁体１２１を介して接地端子配線路１１７が形成され
ている。接地端子配線路１１７は接地配線路１１５と複
数の接続位置１１１において接続されている。
、第１配線路１０７および接地配線路１１５を覆って、
絶縁体１２１を介して接地端子配線路１１７が形成され
ている。接地端子配線路１１７は接地配線路１１５と複
数の接続位置１１１において接続されている。
【００２６】電源端子配線路１１６は電源電位を供給す
る端子であり、接地端子配線路１１７は接地電位を供給
する端子である。
る端子であり、接地端子配線路１１７は接地電位を供給
する端子である。
【００２７】標準セル１０１の入力端子１０２，１０２
ａの先端間および出力端子１０３，１０３ａの先端間の
高さはＨであるけれども、ゲート１０６の高さは前記高
さＨから図１の上下方向に高さｈずつ突出している。標
準セル１０１の幅はＷ２である。
ａの先端間および出力端子１０３，１０３ａの先端間の
高さはＨであるけれども、ゲート１０６の高さは前記高
さＨから図１の上下方向に高さｈずつ突出している。標
準セル１０１の幅はＷ２である。
【００２８】図５は本発明の一実施例の標準セル５０，
５２，５４，５５，５７，５９，６０，６２，６４を用
いた半導体集積回路１４５の一例を示す平面図である。 集積回路１４５内で標準セル５０〜５４，５５〜５９，
６０〜６４は単位回路素子列であるセル列５０ａ，５５
ａ，６０ａを形成している。各標準セル５０〜６４およ
び各セル列５０ａ，５５ａ，６０ａは接続配線である第
１層配線１４０および第２層配線１４１によって接続さ
れている。第１層配線１４０および第２層配線１４１は
接続位置１４２において接続されている。
５２，５４，５５，５７，５９，６０，６２，６４を用
いた半導体集積回路１４５の一例を示す平面図である。 集積回路１４５内で標準セル５０〜５４，５５〜５９，
６０〜６４は単位回路素子列であるセル列５０ａ，５５
ａ，６０ａを形成している。各標準セル５０〜６４およ
び各セル列５０ａ，５５ａ，６０ａは接続配線である第
１層配線１４０および第２層配線１４１によって接続さ
れている。第１層配線１４０および第２層配線１４１は
接続位置１４２において接続されている。
【００２９】半導体集積回路１４５の高さはＹ、幅はＸ
２である。
２である。
【００３０】高さがＨである第１単位回路素子である標
準セル５１，５３，５６，５８，６１，６３と近接する
第１および第２層配線１４０，１４１との第１基準距離
である距離はＤである。これに対し、高さがＨ＋２ｈで
ある第２単位回路素子である標準セル５０，５２，５４
，５５，５７，５９，６０，６２，６４と近接する第１
および第２層配線１４０，１４１との第２基準距離であ
る距離はＤ１である。従来例では常に距離Ｄ以上必要で
あったけれども、信号干渉は距離がＤ１以上であれば発
生しないことが確認された。これによって標準セル５０
，５２，５４，５５，５７，５９，６０，６２，６４，
１０１の高さは図１および図５の上下方向に各々突出し
ている高さｈが信号干渉を生じない範囲内の最大長さで
あるＤ−Ｄ１以内であれば半導体集積回路１４５の標準
セル５０，５２，５４，５５，５７，５９，６０，６２
，６４，１０１として用いることができる。
準セル５１，５３，５６，５８，６１，６３と近接する
第１および第２層配線１４０，１４１との第１基準距離
である距離はＤである。これに対し、高さがＨ＋２ｈで
ある第２単位回路素子である標準セル５０，５２，５４
，５５，５７，５９，６０，６２，６４と近接する第１
および第２層配線１４０，１４１との第２基準距離であ
る距離はＤ１である。従来例では常に距離Ｄ以上必要で
あったけれども、信号干渉は距離がＤ１以上であれば発
生しないことが確認された。これによって標準セル５０
，５２，５４，５５，５７，５９，６０，６２，６４，
１０１の高さは図１および図５の上下方向に各々突出し
ている高さｈが信号干渉を生じない範囲内の最大長さで
あるＤ−Ｄ１以内であれば半導体集積回路１４５の標準
セル５０，５２，５４，５５，５７，５９，６０，６２
，６４，１０１として用いることができる。
【００３１】標準セル１０１は、第１単位回路素子であ
る従来例の標準セル１と同じ機能を有している。標準セ
ル１０１は高さが標準セル１より図１の上下方向に各々
高さｈずつ長くなっている。これによって能動素子領域
１０４のソース１２０を１箇所にしても、ゲート１０６
の長さが充分であるため充分な出力が得られるようにな
る。これによって、従来例の標準セル１では２箇所に形
成されていたソース２０を標準セル１０１では１箇所と
することができる。これは能動素子領域１０５に関して
も同様である。このため標準セル１０１の幅Ｗ２は標準
セル１の幅Ｗ１よりも縮小されている。またこれによっ
て能動素子１０４，１０５のセル１０１内における占有
面積が高くなっている。
る従来例の標準セル１と同じ機能を有している。標準セ
ル１０１は高さが標準セル１より図１の上下方向に各々
高さｈずつ長くなっている。これによって能動素子領域
１０４のソース１２０を１箇所にしても、ゲート１０６
の長さが充分であるため充分な出力が得られるようにな
る。これによって、従来例の標準セル１では２箇所に形
成されていたソース２０を標準セル１０１では１箇所と
することができる。これは能動素子領域１０５に関して
も同様である。このため標準セル１０１の幅Ｗ２は標準
セル１の幅Ｗ１よりも縮小されている。またこれによっ
て能動素子１０４，１０５のセル１０１内における占有
面積が高くなっている。
【００３２】以上のことは標準セル５０，５２，５４，
５５，５７，５９，６０，６２，６４に対しても同様で
ある。
５５，５７，５９，６０，６２，６４に対しても同様で
ある。
【００３３】したがって、幅Ｗ１が幅Ｗ２に短縮された
標準セル５０，５２，５４，５５，５７，５９，６０，
６２，６４を用いている半導体集積回路１４５の幅Ｘ２
は、従来の半導体集積回路４５の幅Ｘ１よりも縮小され
ている。
標準セル５０，５２，５４，５５，５７，５９，６０，
６２，６４を用いている半導体集積回路１４５の幅Ｘ２
は、従来の半導体集積回路４５の幅Ｘ１よりも縮小され
ている。
【００３４】以上のように本実施例によれば、標準セル
１０１の入力端子１０２，１０２ａ先端間および出力端
子１０３，１０３ａ先端間の距離がＨであって、ゲート
１０６が図１の上下方向に各々高さｈ突出している。こ
れによって標準セル１０１の幅Ｗ２は従来の標準セル１
の幅Ｗ１より縮小することができる。前述のような標準
セル５０，５２，５４，５５，５７，５９，６０，６２
，６４を用いる半導体集積回路１４５の幅Ｘ２は従来例
の半導体集積回路４５の幅Ｘ１よりも縮小されている。 したがって半導体集積回路の小形化を行うことができる
。
１０１の入力端子１０２，１０２ａ先端間および出力端
子１０３，１０３ａ先端間の距離がＨであって、ゲート
１０６が図１の上下方向に各々高さｈ突出している。こ
れによって標準セル１０１の幅Ｗ２は従来の標準セル１
の幅Ｗ１より縮小することができる。前述のような標準
セル５０，５２，５４，５５，５７，５９，６０，６２
，６４を用いる半導体集積回路１４５の幅Ｘ２は従来例
の半導体集積回路４５の幅Ｘ１よりも縮小されている。 したがって半導体集積回路の小形化を行うことができる
。
【００３５】本実施例においては標準セル１０１として
インバータ論理セルを説明したけれども、本発明はこれ
に限られるものではなくＡＮＤ論理セルやＯＲ論理セル
など各種の論理セルに用いることができる。また半導体
集積回路１４５を構成する標準セル５０〜６４は１５個
としたけれどもこの数に限られるものではない。
インバータ論理セルを説明したけれども、本発明はこれ
に限られるものではなくＡＮＤ論理セルやＯＲ論理セル
など各種の論理セルに用いることができる。また半導体
集積回路１４５を構成する標準セル５０〜６４は１５個
としたけれどもこの数に限られるものではない。
【００３６】また、半導体集積回路１４５内で用いる本
実施例の標準セル５０，５２，５４，５５，５７，５９
，６０，６２，６４の個数を９個としたけれどもこれに
限られるものではない。半導体集積回路内で用いる本実
施例の標準セルの数は１個でもよくまた２個以上でもよ
い。
実施例の標準セル５０，５２，５４，５５，５７，５９
，６０，６２，６４の個数を９個としたけれどもこれに
限られるものではない。半導体集積回路内で用いる本実
施例の標準セルの数は１個でもよくまた２個以上でもよ
い。
【００３７】また、高さｈの先端をゲート１０６とした
けれども他の配線や能動素子領域などを先端にもってき
てもよい。
けれども他の配線や能動素子領域などを先端にもってき
てもよい。
【００３８】
【発明の効果】本発明によれば、少なくとも一部分に含
まれている第２単位回路素子は接続配線から第１基準距
離より小さな第２基準距離を隔てるように第１方向に突
出している。このため、第２単位回路素子の第２方向に
沿う長さは第１基準距離を隔てる場合よりも縮小される
。したがって、集積回路素子の小形化を行うことができ
る。
まれている第２単位回路素子は接続配線から第１基準距
離より小さな第２基準距離を隔てるように第１方向に突
出している。このため、第２単位回路素子の第２方向に
沿う長さは第１基準距離を隔てる場合よりも縮小される
。したがって、集積回路素子の小形化を行うことができ
る。
【図１】本発明の一実施例の標準セル１０１の平面図で
ある。
ある。
【図２】図１に示される切断面線ＩＩ−ＩＩから見た断
面図である。
面図である。
【図３】図１に示される切断面線ＩＩＩ−ＩＩＩから見
た断面図である。
た断面図である。
【図４】図１に示される切断面線ＩＶ−ＩＶから見た断
面図である。
面図である。
【図５】本発明の一実施例の標準セル５０，５２，５４
，５５，５７，５９，６０，６２，６４を用いた半導体
集積回路１４５の一例を示す平面図である。
，５５，５７，５９，６０，６２，６４を用いた半導体
集積回路１４５の一例を示す平面図である。
【図６】従来例の標準セル１の平面図である。
【図７】図６に示される切断面線ＶＩＩ−ＶＩＩから見
た断面図である。
た断面図である。
【図８】図６に示される切断面線ＶＩＩＩ−ＶＩＩＩか
ら見た断面図である。
ら見た断面図である。
【図９】従来例の標準セル３０〜４４を用いた半導体集
積回路４５の一例を示す平面図である。
積回路４５の一例を示す平面図である。
５０，５２，５４，５５，５７，５９，６０，６２，６
４，１０１ 標準セル ５０ａ，５５ａ，６０ａ セル列１４０ 第１層配
線１４１ 第２層配線 １４５ 半導体集積回路
４，１０１ 標準セル ５０ａ，５５ａ，６０ａ セル列１４０ 第１層配
線１４１ 第２層配線 １４５ 半導体集積回路
Claims (1)
- 【請求項１】 相互に交差する方向の第１方向に沿う
長さが予め定められ、第２方向の長さが可変な単位回路
素子を第２方向に沿って連結して単位回路素子列を構成
し、複数の単位回路素子列間を接続配線で接続して構成
される集積回路装置において、前記第１方向に沿う最近
の接続配線と予め定める第１基準距離を隔てて配置され
た第１単位回路素子と、前記接続配線と、前記第１基準
距離より小さな第２基準距離を隔てて前記第１方向に突
出し、かつ第２方向に沿う長さが第１基準距離を隔てる
場合よりも縮小された第２単位回路素子とを少なくとも
一部分に含むことを特徴とする集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408258A JP2839722B2 (ja) | 1990-12-27 | 1990-12-27 | 集積回路装置 |
| US07/813,825 US5227665A (en) | 1990-12-27 | 1991-12-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408258A JP2839722B2 (ja) | 1990-12-27 | 1990-12-27 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225548A true JPH04225548A (ja) | 1992-08-14 |
| JP2839722B2 JP2839722B2 (ja) | 1998-12-16 |
Family
ID=18517738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408258A Expired - Fee Related JP2839722B2 (ja) | 1990-12-27 | 1990-12-27 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5227665A (ja) |
| JP (1) | JP2839722B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW306054B (en) * | 1996-07-16 | 1997-05-21 | Winbond Electronics Corp | Bit line pull up circuit of static random access memory |
| US6536028B1 (en) * | 2000-03-14 | 2003-03-18 | Ammocore Technologies, Inc. | Standard block architecture for integrated circuit design |
| US6467074B1 (en) | 2000-03-21 | 2002-10-15 | Ammocore Technology, Inc. | Integrated circuit architecture with standard blocks |
| JP4320413B2 (ja) * | 2002-09-11 | 2009-08-26 | 日本電気株式会社 | 半導体集積回路およびレイアウト設計装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPH0323651A (ja) * | 1989-06-21 | 1991-01-31 | Toshiba Corp | 半導体論理集積回路およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329949A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1990
- 1990-12-27 JP JP2408258A patent/JP2839722B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-27 US US07/813,825 patent/US5227665A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPH0323651A (ja) * | 1989-06-21 | 1991-01-31 | Toshiba Corp | 半導体論理集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2839722B2 (ja) | 1998-12-16 |
| US5227665A (en) | 1993-07-13 |
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Legal Events
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