JPH029149A - スタンダードセル - Google Patents

スタンダードセル

Info

Publication number
JPH029149A
JPH029149A JP63158005A JP15800588A JPH029149A JP H029149 A JPH029149 A JP H029149A JP 63158005 A JP63158005 A JP 63158005A JP 15800588 A JP15800588 A JP 15800588A JP H029149 A JPH029149 A JP H029149A
Authority
JP
Japan
Prior art keywords
cell
cells
standard cell
power supply
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63158005A
Other languages
English (en)
Other versions
JP2739958B2 (ja
Inventor
Hiroyuki Watanabe
博之 渡邊
Tsuneaki Kudo
恒昭 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP63158005A priority Critical patent/JP2739958B2/ja
Priority to EP89111757A priority patent/EP0348933B1/en
Priority to KR1019890008920A priority patent/KR940001393B1/ko
Priority to DE68915211T priority patent/DE68915211T2/de
Publication of JPH029149A publication Critical patent/JPH029149A/ja
Priority to US08/974,322 priority patent/US5401988A/en
Application granted granted Critical
Publication of JP2739958B2 publication Critical patent/JP2739958B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明はＬＳＩ用にレイアウトしたスタンダードビル、
特に論理回路素子の自動配線間四線用のスタンダードセ
ルに関するものである。
（従来の技術） 大規模集積回路用のレイアウトに用いる従来のスタンダ
ードセルにおいて、特にフリップフロップ系のスタンダ
ードセルのごとき大規模のセルにおいては電源線の寸法
が横方向（Ｘ軸方向）に大きくなってしまうために、セ
ルを並べた際の各セル行の長さも不均一になってしまい
、その結果デッドスペース（無駄な領１４）ｂ生じやす
い。
すなわち、第１２図は従来技術によるスタンダードセル
の構成の一部を示づ一０図示の如く、該セルは横方向（
Ｘ軸方向）に延長している２本の電源Ｐｉ１１．１が配
置され、各論理回路を構成するトランジスタ、ダイオー
ドなどの回路素子群が前記２本の電源線で挾まれた領ｔ
ｊｌ１２に配置されるように形成されている。
特にフリップフロップ（Ｆ／Ｆ）系の該セルを、後で述
べるようなりロックスキューの発生防１のため、１つの
セル行に配置した場合に、横方向（ｘｌｂ一方向）の寸
法が大となってしまう。
第１０図はＦ／Ｆ系のセルにクロックスキューが生じる
回路の様子を示し、第１１図は該スキューによって生じ
た元のり（］ツクとタイミングのずれたクロックの波形
図を示す。第１０図において複数の横方向に良いピルか
らなる回路２０に対して、１個のバッファ２１を介して
クロック信号を与えて、セルのクロック入力をドライブ
する場合に、セル八に入カザるクロック（ａ＞と、Ｕル
Ｂに入力するクロック（ｂ）とでは、一方の配線抵抗Ｒ
１と配線容量Ｃｉおよび他方の総合配線抵抗Ｒと総合配
線容量Ｃとでは時定数に相違が生ずる したがって第１１図に示すように元のクロック信号１の
立上りと、Ｒｉ　Ｃｉを介して入力される各セルのクロ
ック信号（ａ）とクロック信Ｑ（ｂ）とではＲＣ１，：
　Ｊ：る遅延のために立上りのタイミングに偏れ、すな
わち、クロックスキＪ−が生ずる。。
したがって面記り［］ツクスキューを抑止する配置が必
要となる。
（発明が解決しようとする課題） 第１３図は、従来技術によるセルの配置を示す。づなわ
ら、２本づつの電源線１１の間の領域Ｆ／Ｆセル３だけ
を含む行（ＲＯＷ　）と、Ｆ／Ｆ以外のセル４を含む行
どを図示のように配δするとＦ／Ｆを含むセル行の長さ
と、それ以外のセル行の良さに差を生じ、デッドスペー
ス５が生じる。したがって自動配置配線によって形成さ
れるパターンの面積が大となってしまう。
また、従来のスタンダードセルでは電源線１゜１が２木
しかないために、１ｆｆｆ位側（Ｖｏｏ）と低電位側（
Ｖｓｓ）とを上下対称にできないので、同一ＲＯＷ内で
上下を反転したセルを配置ザることができなかった。
そこで、この発明はＦ／Ｆ系のスタンダードセルのよう
に大規模なセルにおいて、横方向の寸法が大となること
を防止し、かつｅル自体の面積を縮小すると共に自動配
置配線によって形成される配線された回路パターンの全
体的な面積をも縮小可能にした新規なスタンダードセル
を提供することを目的としている。
［発明の構成１ （課題を解決するための手段） Ｆ２目的を達成するために、この発明による出初配置配
線用のスタンダードセルｔよ、′：ｆｉ源線が少なくと
も３本配置されている。したがって論理回路を構成する
トランジスタ、ダイオードなどの素子を配置する領域も
横方向に少なくとも２行、設けることができる。したが
って、例えば同じ数の＋ｉＩ７記素子全素子発明のセル
に配設する場合に、従来技術のセルと比較して、少なく
とも２行にわたって配置できるので、横方向の寸法がλ
０くできる。このことは、取りも直さず、横方向の司法
が大ぎくなることによる配線抵抗および容量の増１ル１
による遅延が抑制されることを意味する。
（作用） 上記構成において、電源線を少なくとも３本設けたこと
によって、論理回路素子を設ける領域が少なくとも二行
にわたり形成される。したがって、同じ数の前記回路素
子を設ける場合に、横方向の寸法は従来のセルと比較し
て半分程度にすることができ・る。一方、縦方向の寸γ
大は、電源線数は３　／　２　（３１，か増加してない
ので２倍より小さくすむ。
また、電源線を３木設【Ｊたことによって、セルの電ｇ
Ｉ構成は上下対称に配置することが可能となり、同一の
セル行内に上下反転したセルを配置し−）るのでセル配
置がより柔軟になる。
（実施例） 第１図は本発明によるスタンダードセルの基本構成図で
示す。
図示のように、本発明による自動配置配線用のスタンダ
ードセルは、電源線１０が少なくとも３木配買されてい
る１、シたがって論理回路を構成（するト・ランシフタ
、ダイＡ−ドなどの素子を配置りる領域１１．１１も横
方向に少なくとも２１う、設けることができる。したが
って、例えば同じ数の１ν１記素子を本発明のセルに配
設する場合に、第１２図に示す従来技術のセルと比較し
て、少なくとも２行にわたって配置できるので、横方向
の寸法が短くできる。
第１図に示す本発明によるスタンダードセルに４１３い
で、電源ＦＩＩＩ０，１０を少なくとも３本設けたこと
によって、論Ｐｐ回路素子を設ける領１ａ１１゜１１が
少なくと６二行にわたり形成される。したがって、同じ
数の前記回路素子を設ける場合に横方向の寸法は従来の
セルと比較して半分程度にすることができる。一方、縦
方向の寸法は、電源線数は３／２倍しか増加してないの
で２倍より小さくすむ。
また、電源線１０．１０を３本設けたことによって、セ
ルの回路構成は上下対称に配置することが可能となり、
例えばセル自身を上下反転して配δしうるのでレイアウ
ト設計がより柔軟になる。
第２図は、本発明の実施例のスタンダードセルの構成を
示す。この実施例においては、クロックスキューを抑止
するためにＦ／Ｆセルフ・・・・・・７を行１２に集め
、それ以外のセルを行１３．１３に集めたものを示す。
１４は配線領域をそれぞれ示す。同図から分るように、
Ｆ／Ｆセルフには電源線１０が３本配線されていて横幅
が小さくてすむため、従来のこの種のセルのように行１
２がＸ軸方向に延びる事がなく、他の行１３に無駄なス
ペース（デッドスペース）が形成されずにすむ１゜第３
図ａ３よび第４図は電源線の本数の異なるセルどうしを
接続する接続セル１３の実施例を示１゜図示の実施例は
、アルミで形成された電源線３木１０のセルと電源１２
木１５のセルを接続する場合を示している。図中、１−
１はごア、１６はこれもアルミで形成された接続ストリ
ップを承り。なお３本の電源線１０と２本の電源Ｉ！１
ｌ１５を右する複数の異なるセルＣ＋　、０２を接続す
る際に、第５図に示すように電源線の本数の責なるセル
をばらばらに接続すると多数の接続しル１３が必要とな
る上に、使用した１＆続セルの分だけ横方向の′１法が
長くなるので、（また３本電源線セルで挾まれた２本電
源線セルは狭いので配線領域として利用するのが困難で
ある）、第６図に示すように同じ本数の電源線をイ１す
るセルどうしを、まとめて接続するようにすれば接続は
ル１３は１個でずむ。
第７図を参照して、上下のずれた位首に入力端子１７と
出力端子１８を有するセルどうしを接続寸−る場合につ
いて説明する。今、仮りにセルの方向を矢印のように任
意に定めたとき、従来の２本式の電源線を有ザるセルで
は上下を反対に置換えることは同一の行ではできないの
で第８図のように同一方向に向けて信号１ｉ１１９によ
り接続りざるをえなかった。したがって、この場合、信
号線１９の長さが長くなってしまう。
一方、本発明によるセルは電源線が１−不対称に形成さ
れるので第９図のように互い違いの方向に各セルを配置
することによって信号線１つを短くすることができる。
このことは柿類の異なるセルどうしを接続Ｊる場合にも
当てはまる。
「発明の効果］ 以上、本発明の実施例について図示し説明してきたが、
本発明によるスタンダードセル内の電源線の本数を増加
したことによって回路素子の配線領域が縦方向に増大で
きるのでセルの配置の自由度が大となる。更に、高電位
側および低電位側双方の電源線を上下対称に配置するこ
とによって、同じ行内で上下反対方向にセルを配置でき
るので、入出力端子を結ぶ信号線も短くできると共に、
自＃）Ｉ　Ｆｌｉ！置配装によって形成される配線パタ
ーンの全体的な面積を縮小できる。
【図面の簡単な説明】
第１図は本発明によるスタンダードセルの基本構成図、 第２図は本発明による３木式電源線を有する「／「セル
と２本式電源線を上下対称にしたセルとを有するスタン
ダードセルの実施例の構成図、第３図は３本式電源線を
有するセルと２本式電源線を有するセルを接続する接続
セルの構成図、第４図は第３図の接続セルを利用して接
続した場合の実施例の構成図 第５図は第３図の接続セルを利用して本数の異なる電１
１１２線を有するセルどうしを接続した好ましくない事
例を示す図、 第６図は本数の異なる電源線を有するセルどうしを接続
した好ましい接続例を承り２ 第７図は上下ずれて配置された入出力端子を有するセル
の構成図、 第８図は上下対称でないセルどうしを接続した従来技術
による接続例を示す図、 第９図は上下対称に配置しうる本発明によるセルの接続
例を示す図、 第１０図は配線系統の遅延要素によって生ずるクロック
スキューの生ずる回路例を示η図、第１１図は第１０図
の回路で生じたクロックスキューを説明るクロック波形
図、 第１２図は従来技術による２本式電源線を有するセルの
構成図、および 第１３図は従来技術によるＦ／Ｆ系統のセルおよび他の
セルを組合わせたセルの事例である。 １０・・・３本式電源線 １１・・・回路素子配線領域 Ｖｏｏ・・・高電位側電源線 ＶＳＳ・・・低電位側電源線

Claims (5)

    【特許請求の範囲】
  1. （１）高電位電源線ならびに低電位電源線、および前記
    電源線で挾まれた回路素子配線領域を有する自動配置配
    線用スタンダードセルにおいて、該セルの内部に少なく
    とも３本の電源線を所定の間隔で設け、前記電源線で挾
    まれた少なくとも２行の回路素子配線領域を設け、前記
    セルの横方向の１法を短くしたことを特徴とするスタン
    ダードセル。
  2. （２）内部に少なくとも３本の電源線を有する複数のセ
    ルと、内部に少なくとも２本の電源線を有するセルと、
    さらに、前記セルを接続するための接続セルとを有し、
    異なる本数の電源線を有する２つのセル・ブロックを接
    続することを特徴とするスタンダードセル。
  3. （３）所定本数の電源線および入出力端子を有するセル
    内部の構造を上下反対方向に配置して接続可能にしたこ
    とを特徴とする請求項１記載のスタンダードセル。
  4. （４）内部に少なくとも３本の電源線を有する複数のセ
    ルと、内部に少なくとも２本の電源線を有するセルを、
    接続セルを介して接続して形成されるセル行において、
    同一本数の電源線を有するセルどうしをまとめてそれぞ
    れ接続しておいてから、異なる本数の電源線を有する２
    つのセル・ブロックを接続セルを介して接続することを
    特徴とするスタンダードセル配置方式。
  5. （５）所定本数の電源線および入出力端子を有するセル
    内部の構造を上下反対方向に配置して接続可能にしたこ
    とを特徴とするスタンダードセル。
JP63158005A 1986-06-28 1988-06-28 スタンダードセル Expired - Lifetime JP2739958B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63158005A JP2739958B2 (ja) 1988-06-28 1988-06-28 スタンダードセル
EP89111757A EP0348933B1 (en) 1988-06-28 1989-06-28 Standard cell
KR1019890008920A KR940001393B1 (ko) 1986-06-28 1989-06-28 스탠다드셀 및 그 배치방법
DE68915211T DE68915211T2 (de) 1988-06-28 1989-06-28 Standardzelle.
US08/974,322 US5401988A (en) 1988-06-28 1992-11-10 Standard cell layout arrangement for an LSI circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63158005A JP2739958B2 (ja) 1988-06-28 1988-06-28 スタンダードセル

Publications (2)

Publication Number Publication Date
JPH029149A true JPH029149A (ja) 1990-01-12
JP2739958B2 JP2739958B2 (ja) 1998-04-15

Family

ID=15662174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63158005A Expired - Lifetime JP2739958B2 (ja) 1986-06-28 1988-06-28 スタンダードセル

Country Status (5)

Country Link
US (1) US5401988A (ja)
EP (1) EP0348933B1 (ja)
JP (1) JP2739958B2 (ja)
KR (1) KR940001393B1 (ja)
DE (1) DE68915211T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140505A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 半導体集積回路装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675501A (en) * 1994-03-15 1997-10-07 Kabushiki Kaisha Toshiba Method of designing semiconductor integrated circuit apparatus having no dead space
EP0782187B1 (en) * 1995-12-29 2000-06-28 STMicroelectronics S.r.l. A library of standard cells for the design of integrated circuits
US5949261A (en) 1996-12-17 1999-09-07 Cypress Semiconductor Corp. Method and circuit for reducing power and/or current consumption
US6255675B1 (en) * 1998-07-10 2001-07-03 Xilinx, Inc. Programmable capacitor for an integrated circuit
US6963510B1 (en) 1998-07-10 2005-11-08 Xilinx, Inc. Programmable capacitor and method of operating same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5827343A (ja) * 1981-08-10 1983-02-18 Matsushita Electronics Corp 半導体集積回路
JPS58142544A (ja) * 1982-02-19 1983-08-24 Hitachi Ltd 半導体集積回路
JPS607147A (ja) * 1983-06-24 1985-01-14 Mitsubishi Electric Corp 半導体装置
JPS6320440U (ja) * 1986-07-25 1988-02-10
JPS6437034A (en) * 1987-08-01 1989-02-07 Ricoh Kk Standard cell

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1579419A (en) * 1977-06-15 1980-11-19 Seiko Instr & Electronics Static induction transistor logic semi-conductor devices and integrated injection logic semi-conductor devices
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
US4198695A (en) * 1978-07-19 1980-04-15 Texas Instruments Incorporated Static semiconductor memory cell using data lines for voltage supply
US4295149A (en) * 1978-12-29 1981-10-13 International Business Machines Corporation Master image chip organization technique or method
US4423432A (en) * 1980-01-28 1983-12-27 Rca Corporation Apparatus for decoding multiple input lines
JPS58166742A (ja) * 1982-03-29 1983-10-01 Nec Corp マスタ−スライス基板
US4516040A (en) * 1982-06-14 1985-05-07 Standard Microsystems Corporation High-speed merged plane logic function array
JPS60198843A (ja) * 1984-03-23 1985-10-08 Fujitsu Ltd マスタ−スライス方式集積回路
JPS6124250A (ja) * 1984-07-13 1986-02-01 Nippon Gakki Seizo Kk 半導体集積回路装置
JPS61185964A (ja) * 1985-02-13 1986-08-19 Toshiba Corp 半導体メモリ
US4949149A (en) * 1987-03-31 1990-08-14 Unisys Corporation Semicustom chip whose logic cells have narrow tops and wide bottoms
JP2606845B2 (ja) * 1987-06-19 1997-05-07 富士通株式会社 半導体集積回路
US4851893A (en) * 1987-11-19 1989-07-25 Exar Corporation Programmable active/passive cell structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5827343A (ja) * 1981-08-10 1983-02-18 Matsushita Electronics Corp 半導体集積回路
JPS58142544A (ja) * 1982-02-19 1983-08-24 Hitachi Ltd 半導体集積回路
JPS607147A (ja) * 1983-06-24 1985-01-14 Mitsubishi Electric Corp 半導体装置
JPS6320440U (ja) * 1986-07-25 1988-02-10
JPS6437034A (en) * 1987-08-01 1989-02-07 Ricoh Kk Standard cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140505A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 半導体集積回路装置

Also Published As

Publication number Publication date
JP2739958B2 (ja) 1998-04-15
KR940001393B1 (ko) 1994-02-21
EP0348933A2 (en) 1990-01-03
EP0348933A3 (en) 1990-11-28
US5401988A (en) 1995-03-28
EP0348933B1 (en) 1994-05-11
DE68915211T2 (de) 1994-09-29
DE68915211D1 (de) 1994-06-16
KR900001007A (ko) 1990-01-31

Similar Documents

Publication Publication Date Title
US4811073A (en) Gate array arrangement
US7538368B2 (en) Standard cell, standard cell library, and semiconductor integrated circuit with suppressed variation in characteristics
EP0133958B1 (en) A masterslice semiconductor device
US4893170A (en) Semiconductor device with multi-level wiring in a gate array
JPS6182525A (ja) 半導体集積回路装置
JPH0828421B2 (ja) 半導体集積回路装置
JP3335460B2 (ja) スタンダードセルを有する半導体装置
US6088253A (en) Semiconductor memory device and method for forming same
JPH06509911A (ja) 連続基板タップを備えた対称な多層金属論理アレイ
US5401988A (en) Standard cell layout arrangement for an LSI circuit
JP2839722B2 (ja) 集積回路装置
JPS623584B2 (ja)
KR100390203B1 (ko) 반도체 집적회로 장치
JPH02501876A (ja) 改良された密度のセミカスタム集積回路チップ
JPS63304642A (ja) スタンダ−ドセル方式の集積回路
JP2614844B2 (ja) 半導体集積回路
JP2555774B2 (ja) 半導体集積回路
US5583374A (en) Semiconductor device having a reduced wiring area in and out of data path zone
JP2634800B2 (ja) 半導体集積回路スタンダードセル
JPH01152642A (ja) 半導体集積回路
JPS6342419B2 (ja)
JPH03227569A (ja) 半導体集積回路
JP3273683B2 (ja) 半導体集積回路
JPS60261155A (ja) 集積回路の製造方法
JPH0774252A (ja) 半導体集積回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080123

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090123

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090123

Year of fee payment: 11