JPH0422575Y2 - - Google Patents
Info
- Publication number
- JPH0422575Y2 JPH0422575Y2 JP1984194131U JP19413184U JPH0422575Y2 JP H0422575 Y2 JPH0422575 Y2 JP H0422575Y2 JP 1984194131 U JP1984194131 U JP 1984194131U JP 19413184 U JP19413184 U JP 19413184U JP H0422575 Y2 JPH0422575 Y2 JP H0422575Y2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- frequency divider
- controlled oscillator
- clock
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
本考案は、PLL回路に関するものである。
従来のPLL回路の構成には、第１図および第
２図に示すものが知られている。第１図では、電
圧制御発振器４の出力周波数fbは分周器１で１／
Ｎに分周され、位相比較器（コンパレータ）２で
基準周波数faと比較され、その位相差の出力がロ
ーパスフイルタ３を介して直流分を抽出され、電
圧制御発振器４の発振周波数をコントロールする
のである。そして、位相差がなくなると、ロツク
され、基準周波数に同期したロツクが得られるの
である。また、第２図では、PLL回路のループ
とは独立して、１／Ｍ分周したクロツクを得る必
要がある時、別に分周器1′を装備している。 しかし、この場合、得られるクロツクfbは、基
準周波数に対して立下りでロツクしているのか、
立上りでロツクしているのか不定であり、別のデ
ジタル回路に、このクロツクを利用できない。
２図に示すものが知られている。第１図では、電
圧制御発振器４の出力周波数fbは分周器１で１／
Ｎに分周され、位相比較器（コンパレータ）２で
基準周波数faと比較され、その位相差の出力がロ
ーパスフイルタ３を介して直流分を抽出され、電
圧制御発振器４の発振周波数をコントロールする
のである。そして、位相差がなくなると、ロツク
され、基準周波数に同期したロツクが得られるの
である。また、第２図では、PLL回路のループ
とは独立して、１／Ｍ分周したクロツクを得る必
要がある時、別に分周器1′を装備している。 しかし、この場合、得られるクロツクfbは、基
準周波数に対して立下りでロツクしているのか、
立上りでロツクしているのか不定であり、別のデ
ジタル回路に、このクロツクを利用できない。
本考案は上記事情にもとづいてなされたもの
で、基準周波数に対して、電圧制御発振器の出力
に基くクロツクが必ず立上りあるいは立下りで同
期するようにしたPLL回路を提供しようとする
ものである。
で、基準周波数に対して、電圧制御発振器の出力
に基くクロツクが必ず立上りあるいは立下りで同
期するようにしたPLL回路を提供しようとする
ものである。
この目的のため、本考案は、電圧制御発振器の
周波数が１／Ｎ分周器により１／Ｎ分周され、そ
の出力がコンパレータにより基準周波数と位相比
較される構成のPLL回路において、前記電圧制
御発振器の出力側にこの電圧制御発振器の周波数
を１／Ｍ分周する１／Ｍ分周器を設け、前記コン
パレータと１／Ｎ分周器との間に、前記１／Ｍ分
周器によつて１／Ｍ分周された周波数をクロツク
とするラツチ回路が設けられてなり、且つ前記
１／Ｎ分周器のＮと前記１／Ｍ分周器のＭとの関
係がＮ≧Ｍとされていることを特徴とするもので
ある。
周波数が１／Ｎ分周器により１／Ｎ分周され、そ
の出力がコンパレータにより基準周波数と位相比
較される構成のPLL回路において、前記電圧制
御発振器の出力側にこの電圧制御発振器の周波数
を１／Ｍ分周する１／Ｍ分周器を設け、前記コン
パレータと１／Ｎ分周器との間に、前記１／Ｍ分
周器によつて１／Ｍ分周された周波数をクロツク
とするラツチ回路が設けられてなり、且つ前記
１／Ｎ分周器のＮと前記１／Ｍ分周器のＭとの関
係がＮ≧Ｍとされていることを特徴とするもので
ある。
以下、本考案の一実施例を第５図によつて具体
的に説明する。図において、符号１４は電圧制御
発振器であり、その周波数は分周器１１で１／Ｎ
に分周され、また、分周器１１′で１／Ｍに分周
される。１／Ｎに分周された周波数は、ラツチ回
路１５を介してコンパレータ１２に入り、基準周
波数faと位相比較される。そして、その位相差は
ローパスフイルタ１３を介して直流分を抽出さ
れ、上記電圧制御発振器１４を制御する。位相差
がなくなつた時、上記電圧制御発振器１４は、基
準周波数でロツクされる。 この場合、上記ラツチ回路１５には、分周器１
１′の出力信号がクロツクとして入力されている。
この点を第３図および第４図で説明する。第３図
は従来のもので、PLL回路がロツクした時、fbが
立上りで同期することもあり、立下りで同期する
こともある。しかし、第４図では（本考案）、ラ
ツチ回路１５の出力、つまり、基準周波数と比較
される信号はfbの立上りでしか変化しないように
制御されているため、PLL回路はfbの立上りでの
みロツクする。ここで、本実施例ではＭ＝２とさ
れており、上記のＮとはＮ≧Ｍの関係とされてい
る。 なお、上記実施例では、fbの立上りでロツクす
る例を示しているが、立下りの時にロツクするよ
うにできること勿論である。
的に説明する。図において、符号１４は電圧制御
発振器であり、その周波数は分周器１１で１／Ｎ
に分周され、また、分周器１１′で１／Ｍに分周
される。１／Ｎに分周された周波数は、ラツチ回
路１５を介してコンパレータ１２に入り、基準周
波数faと位相比較される。そして、その位相差は
ローパスフイルタ１３を介して直流分を抽出さ
れ、上記電圧制御発振器１４を制御する。位相差
がなくなつた時、上記電圧制御発振器１４は、基
準周波数でロツクされる。 この場合、上記ラツチ回路１５には、分周器１
１′の出力信号がクロツクとして入力されている。
この点を第３図および第４図で説明する。第３図
は従来のもので、PLL回路がロツクした時、fbが
立上りで同期することもあり、立下りで同期する
こともある。しかし、第４図では（本考案）、ラ
ツチ回路１５の出力、つまり、基準周波数と比較
される信号はfbの立上りでしか変化しないように
制御されているため、PLL回路はfbの立上りでの
みロツクする。ここで、本実施例ではＭ＝２とさ
れており、上記のＮとはＮ≧Ｍの関係とされてい
る。 なお、上記実施例では、fbの立上りでロツクす
る例を示しているが、立下りの時にロツクするよ
うにできること勿論である。
本考案は、以上詳述したようになり、PLL回
路から、基準周波数に対して位相の明確なクロツ
クが得られるので、これを別のデジタル回路のク
ロツクとして採用できるという実用上の効果が得
られる。
路から、基準周波数に対して位相の明確なクロツ
クが得られるので、これを別のデジタル回路のク
ロツクとして採用できるという実用上の効果が得
られる。
第１図はPLL回路の一般例を示すプロツク図、
第２図は本考案との比較における従来例のブロツ
ク図、第３図は従来例の信号のタイミングチヤー
ト、第４図は本考案に係る信号のタイミングチヤ
ート、第５図は本考案の一実施例を示すブロツク
図である。 １１……分周器、１２……コンパレータ、１３
……ローパスフイルタ、１４……電圧制御発振
器、１５……ラツチ回路、１１′……分周器。
第２図は本考案との比較における従来例のブロツ
ク図、第３図は従来例の信号のタイミングチヤー
ト、第４図は本考案に係る信号のタイミングチヤ
ート、第５図は本考案の一実施例を示すブロツク
図である。 １１……分周器、１２……コンパレータ、１３
……ローパスフイルタ、１４……電圧制御発振
器、１５……ラツチ回路、１１′……分周器。
Claims (1)
- 【実用新案登録請求の範囲】 電圧制御発信器の周波数が１／Ｎ分周器により
１／Ｎ分周され、その出力がコンパレータにより
基準周波数と位相比較される構成のPLL回路に
おいて、 前記電圧制御発振器の出力側にこの電圧制御発
振器の周波数を１／Ｍ分周する１／Ｍ分周器を設
け、前記コンパレータと１／Ｎ分周器との間に、
前記１／Ｍ分周器によつて１／Ｍ分周された周波
数をクロツクとするラツチ回路が設けられてな
り、且つ前記１／Ｎ分周器のＮと前記１／Ｍ分周
器のＭとの関係がＮ≧Ｍとされていることを特徴
とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984194131U JPH0422575Y2 (ja) | 1984-12-20 | 1984-12-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984194131U JPH0422575Y2 (ja) | 1984-12-20 | 1984-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109236U JPS61109236U (ja) | 1986-07-10 |
| JPH0422575Y2 true JPH0422575Y2 (ja) | 1992-05-25 |
Family
ID=30751568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984194131U Expired JPH0422575Y2 (ja) | 1984-12-20 | 1984-12-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422575Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032838U (ja) * | 1983-08-12 | 1985-03-06 | 横河電機株式会社 | Ｐｌｌ回路 |
-
1984
- 1984-12-20 JP JP1984194131U patent/JPH0422575Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109236U (ja) | 1986-07-10 |
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