JPH04226062A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は第１及び第２電極を有す
る少なくとも１個のトランジスタを画成する装置領域を
有する半導体本体と、前記第１及び第２電極の１方に電
極を経て接続されスレシホルド電圧以上の電圧を前記第
１電極に供給する際に第１及び第２電極間に導電通路を
形成する電極層によって被覆され、前記半導体本体内に
ｐｎ接合を形成する装置領域を有する保護素子とを備え
る半導体装置に関するものである。

【０００２】

【従来の技術】この種の保護装置は、例えば半導体装置
、又はそのコネクタピンの１つが偶然に人体と接触する
際に生じるような静電放電を半導体装置が受けるときに
発生する過電圧に対しトランジスタその他の装置の素子
を保護するために用いる。かかる保護素子を用いてかか
る過電圧の発生中良好な導電通路を形成して半導体装置
が損傷するか又は破壊するのを防止すると共に過電圧を
除去した際に半導体装置をその常規非導通状態に復帰さ
せるようにする。ＣＭＯＳ集積回路のＥＳＤ（静電放電
）保護については、例えばプロシーディングス　　オブ
　　ＩＥＥＥ　　インターナショナル　　リライアビリ
ティ　　フィジックス　　シンポジウム第ＩＲＰＳ−８
６巻、第１９９　〜２０５　頁にシーダブリィ等が発表
した論文、「１μｍ　　ＣＭＯＳ　　テクノロジーにお
けるＥＳＤ保護の信頼性」に記載されている。

【０００３】

【課題を解決するための手段】集積回路の実装密度が増
大するにつれ、従って個別のトランジスタの寸法が減少
するにつれ、良好な低抵抗接点を形成する重要性が増し
てきた。上記論文に記載されているように、金属シリサ
イド層の形状の電極層を接触すべき装置領域に設けて次
の接点金属化層に対する電気接続を改善するようにして
いる。しかし上記論文に説明されているように、かかる
電極層を設けることによって集積回路内のＥＳＤ保護装
置の性能が著しく劣化する。金属シリサイド電極層の形
成中にＥＳＤ保護装置の区域を形成することによってか
かる問題を解決することは、例えば特開昭６３−７０５
５３号公報の英文抄録に記載されている。しかし、この
場合には追加のマスク工程を製造処理に導入するため、
高価となる欠点がある。本発明は接点抵抗を減少する電
極層を設けることにより保護素子の性能に与える影響を
低減し、処理中保護素子をマスクすることなく電極層を
形成するようにした保護素子を有する半導体装置を提供
することを目的とする。

【０００４】本発明は第１及び第２電極を有する少なく
とも１個のトランジスタを画成する装置領域を有する半
導体本体と、前記第１及び第２電極の１方に電極を経て
接続されスレシホルド電圧以上の電圧を前記第１電極に
供給する際に第１及び第２電極間に導電通路を形成する
電極層によって被覆され、前記半導体本体内にｐｎ接合
を形成する装置領域を有する保護素子とを備える半導体
装置において、前記電極層は、前記保護素子の装置領域
の少なくとも１部分と相俟って、保護素子により形成さ
れた導電通路を前記電極から保護素子の装置領域を少な
くとも部分的に経て前記ｐｎ接合に通過せしめる電位障
壁を形成することを特徴とする。

【０００５】これがため、本発明半導体装置では、電極
層は、保護素子の装置領域の少なくとも１部分と相俟っ
て、保護素子により形成される導電通路を保護素子の装
置領域を経て少なくとも部分的に通過せしめる電位障壁
を形成し、これにより保護素子のｐｎ接合により形成さ
れるダイオードと直列に抵抗を設けるようにする。これ
がため、一層信頼し得る保護素子を形成すると共に静電
放電に対する良好な保護を行うことがてきる。その理由
は、保護素子の電極及びそのｐｎ接合により形成される
ダイオード間の総合抵抗が、電位障壁の存在によって増
大し、従って抵抗値の変化及び発生し得る電流集中の影
響を減少するからである。

【０００６】保護素子は横方向絶縁ゲート電界効果トラ
ンジスタの形状とし、この場合装置領域は横方向絶縁ゲ
ート電界効果トランジスタのドレイン領域を形成する。 かかる横方向絶縁ゲート電界効果トランジスタのソース
領域は、関連する電極層に対しオーム接点を形成する。 或いは又、ソース領域をドレイン領域と同様に構成して
ソース領域に関連する電極層がソース領域に対する同様
の電位障壁を形成する。これがため電流集中を制限する
利点を有する。その理由はソース領域の電極層に対し電
位障壁を形成するからである。

【０００７】前記保護素子の装置領域は、前記電極層に
対しオーム接点を形成する比較的多量にドープされた補
助領域と、前記電極層に対し電位障壁を形成する比較的
少量にドープされた補助領域とを具えるようにする。

【０００８】前記比較的多量にドープされた補助領域は
前記比較的少量にドープされた補助領域内に設け、これ
によって、保護素子を横方向絶縁ゲート電界効果トラン
ジスタの形状とする場合には、比較的少量ドープされた
ドレイン延長領域を形成する。前記比較的多量にドープ
された補助領域を酸化物により囲むようにし、この酸化
物は局部酸化処理によって形成し、これにより保護素子
の装置領域を通る導電通路の全長、従って全直列抵抗を
増大し得るようにする。

【０００９】前記電極層に対しオーム接点を形成する他
の比較的多量ドープされた補助領域を、比較的少量ドー
プされた補助領域内に前記比較的多量ドープされた補助
領域から離間して設けるようにし、従って保護素子の電
極とｐｎ接合により形成されるダイオードとの間の全直
列抵抗を、ドーピング濃度を調整することなく、追加の
比較的多量ドープされた補助領域の相対寸法を変更する
ことによってのみ所望のように調整することができる。

【００１０】保護素子の装置領域は、比較的少量ドープ
された補助領域よりも深く延在する比較的少量ドープさ
れたウエル領域を具える。この比較的少量ドープされた
ウエル領域によってスパイクを防止し、即ち電極金属化
層の下側の半導体本体内への拡散を防止する。さもない
と、装置領域を半導体本体又は基板に不所望に短絡する
ようになる。比較的少量ドープされた補助領域のドーピ
ング濃度に依存し、電位障壁が漏洩ぎみのショットキー
ダイオード即ち高オーム抵抗に対するダイオードを形成
するにもかかわらず、一般に、電極層により形成される
電位障壁はショットキー障壁を具える。一般に電極層は
、他の材料、例えば金属層を用いて電極層を形成するに
もかかわらず、チタン又はプラチナ　　シリサイドのよ
うな金属シリサイドを具える。保護素子を横方向絶縁ゲ
ート電界効果トランジスタとし、そのソース領域をドレ
イン領域と同様に構成する場合には、ソース領域に関連
する電極層を同一の材料で形成し、ドレイン領域に関連
する電極層と同一の特性を有するようにする。

【００１１】

【実施例】図面につき本発明の実施例を説明する。図面
は線図的にのみ示し、特に図２，３，６，８及び１０は
領域及び層の相対寸法、又は特に厚さを拡大して示す。 図２，３，６，８及び１０に示す半導体装置１は少なく
とも１個のトランジスタＴｒ１　を画成する装置領域２
，３，４，５，６，７を有する半導体本体１０を具え、
これに第１電極３０及び第２電極３２を設け、更に半導
体本体１０内にｐｎ接合２３を形成し、電極２７を経て
第１及び第２電極のうちの１方、例えば第１電極３０に
接続された電極層２１ｃによって被覆された装置領域２
１を有し、スレシホルド電圧Ｖｂｄ以上の電圧Ｖを第１
電極３０に供給する際に第１及び第２電極３０及び３２
間に導電通路を形成する保護素子２０を具える。図６，
８及び１０に示すように、本発明によれば、電極層２１
ｃは保護素子２０の装置領域２１の少なくとも１部分２
１ａと相俟って電位障壁Ｂを形成し、これにより保護素
子２０で形成された導電通路を電極２７から保護素子２
０の装置領域２１を経て少なくとも部分的にｐｎ接合２
３に通過せしめるようにする。

【００１２】これがため、本発明半導体装置では、電極
層２１ｃは、保護素子の装置領域２１の少なくとも１部
分２１ａと相俟って電位障壁Ｂを形成し、これによって
保護素子２０で形成された導電通路を保護素子２０の装
置領域２１を経て少なくとも部分的に通過せしめ、これ
により後述するように、保護素子２０のｐｎ接合２３に
より形成されるダイオードに直列に抵抗を形成する。こ
れがため、保護素子は一層信頼し得ると共に静電放電に
対する良好な保護を行ない得るようにする。その理由は
、保護素子２０の電極２７及び保護素子２０のｐｎ接合
２３により形成されるダイオード間の全抵抗が電位障壁
Ｂを存在させることにより増大するからであり、この電
位障壁Ｂによって、保護素子２０の作動時に、電極層２
１ｃを経るよりは一層抵抗性の装置領域２１を経て電流
を流すようにし、従って抵抗値の変化及び発生する電流
集中の作用を低減させるようにする。

【００１３】本発明を一層理解するために、既知の保護
素子の説明を図１〜図５につき行う。図１は保護素子２
０を有する半導体装置１の回路図である。図１に示す例
において、半導体装置はｎチャネルトランジスタＴｒ１
及びｐチャネルトランジスタＴｒ２により形成される簡
単なＣＭＯＳ（相補型ＭＯＳ）インバータ回路１００を
具える。保護素子を用いることが、例えば静電放電（Ｅ
ＳＤ）による損傷を受け易いため、ＣＭＯＳ回路にとっ
て特に重要であるにもかかわらず、本発明は他の一層複
雑なＣＭＯＳ回路及び他の型の集積回路にも適用するこ
とができる。

【００１４】通常のインバータ回路構体に従って、図１
に示すインバータ回路１００のゲート電極Ｇ１及びＧ２
を第１入力ライン即ち電極３０に共通に接続し、この電
極３０を第１接着パッド３１に接続する。ｎチャネル　
　トランジスタＴｒ１のソースＳ１を第２入力ライン、
すなわち電極３２を経て第２接地接着パッド３３に接続
し、これらトランジスタＴｒ１及びＴｒ２のドレインＤ
１及びＤ２を出力ライン即ち電極３４に共通に接続する
。後述する保護素子２０は第１電極３０及び第２電極３
２間に接続する。図２から明らかなように、図１に示す
ＣＭＯＳインバータ回路は、単結晶シリコン半導体本体
１０、本例ではｐ導電型で約１０１５原子／ｃｍ３　の
硼素ドーピング濃度を有する半導体本体内に通常のよう
に形成する。ｎチャネルトランジスタＴｒ１はｐ導電型
のウエル領域４０内に形成するが、ｐチャネルトランジ
スタＴｒ２はｎ導電型ウエル領域４内に形成し、酸化物
領域４２により画成されたトランジスタＴｒ１及びＴｒ
２の区域は半導体本体１０内に埋設すると共に既知のシ
リコンの局部酸化技術によって形成する。

【００１５】ｎチャネルトランジスタＴｒ１はｐ導電型
ウエル領域４０のチャネル領域４０ａによって分離され
たｎ導電型のソース及びドレイン領域２及び３を有し、
このウエル領域４０上に絶縁ゲート構体４を配設する。 本例では、ソース及びドレイン領域２及び３の各々は比
較的少量ドープされた補助領域２ａ，３ａと、これら補
助領域２ａ，３ａ内にそれぞれ形成した一層多量にドー
プされた補助領域２ｂ，３ｂとを具える。しかし、少量
ドープされた補助領域２ａをソース領域２から省略して
抵抗値、従って絶縁ゲート構体４及びソース領域２間の
電位差を減少し、これによりゲート酸化物のブレークダ
ウンの問題を防止し得るようにする。比較的少量ドープ
された補助ドレイン領域３ａによって既知のようにトラ
ンジスタの寿命に悪影響を与えるホットキャリア劣化の
ような不所望な短チャネル効果を防止する。ｐチャネル
トランジスタＴｒ２も同様に各々が比較的少量ドープさ
れた補助領域５ａ及び６ａ並びに比較的多量ドープされ
た補助領域５ｂ及び６ｂを有するソース及びドレイン領
域５及び６を有し、この際ｐチャネルトランジスタＴｒ
２では少量ドープされた補助領域５ａ及び６ａは省略す
ることができる。ソース及びドレイン領域５及び６間の
ｐ導電型ウエル領域４１のチャネル領域４１ａ上に絶縁
ゲート構体７を設けてソース及びドレイン領域５及び６
間をゲート接続し得るようにする。

【００１６】絶縁ゲート構体４，７は同一構造とすると
共に、本例では肉薄熱酸化物層４ａ，７ａと、ｎチャネ
ルソース及びドレイン領域２及び３を形成するために不
純物の導入中既知のようにドープされた多結晶シリコン
により形成された上側導電ゲート層４ｂ，７ｂとで構成
する。トランジスタＴｒ１及びＴｒ２のソース及びドレ
イン領域２，３，５及び６は絶縁ゲート構体４及び７に
対する自己整合によって既知のように形成する。比較的
多量にドープされた補助領域２ｂ，３ｂ，５ｂ及び６ｂ
を絶縁ゲート構体４及び７の縁部から分離するために、
不純物の導入後堆積酸化物層を異方性エッチングして絶
縁ゲート構成４及び７の縁部に絶縁スペーサ領域４３を
設けて各トランジスタＴｒ１又はＴｒ２の比較的少量ド
ープされた領域２ａ及び３ａ又は５ａ及び６ａを形成す
る。比較的少量ドープされた補助領域５ａ及び６ａをｐ
チャネルトランジスタＴｒ２から省く場合には、比較的
多量ドープされたソース及びドレイン領域５ｂ及び６ｂ
を形成する不純物を絶縁スペーサ領域４３の形成前に導
入する必要がある。

【００１７】前述したように、集積回路の実装密度が増
大し、従って個別の装置の素子の寸法が小さくなるに従
って所望の装置領域に対する良好なオーム接点を形成す
る必要性が増してきた。従って比較的多量ドープされた
補助領域２ｂ，３ｂ，５ｂ及び６ｂの形成後、既知のよ
うに例えばチタン層のような金属層を堆積し、その後適
当な周囲雰囲気で加熱するシリサイド化処理を装置領域
の露出表面区域に施してこの露出表面区域にシリサイド
を形成する。チタンの場合には周囲雰囲気は窒素を含有
し、これによってチタン窒化物を形成するコンピーティ
ング反応を行ってシリコン表面が露出されない例えば酸
化物上の区域にチタン窒化物のみを形成する。次いでチ
タン窒化物を選択的に除去して露出シリコン区域上にの
みチタンシリサイドを残存させるようにする。これがた
め、シリサイドを、マスクを必要とすることなく自己整
合的に形成して装置領域上に電極層２ｃ，３ｃ，４ｃ，
５ｃ，６ｃ及び７ｃを形成する。

【００１８】被覆堆積酸化物層４４例えばＴＥＯＳ層に
窓を形成して装置領域と接触するための次の金属化、本
例ではアルミニウムの金属化を行ない得るようにする。 半導体本体１０内へのアルミニウムマイグレーションを
防止するために、シリサイド層上にチタン−タングステ
ンの薄層（図示せず）を設ける。又、この肉薄チタン−
タングステン層の形成後で金属層の堆積前にタングステ
ン層（図示せず）に接点ホールを充填する。図面にはド
レイン領域Ｄ１及びＤ２を接続する金属化層４５、ｐチ
ャネルトランジスタＴｒ２のソース領域Ｓ２への接続を
行う金属化層４６及びｎチャネルトランジスタＴｒ１の
ソース領域Ｓ１を電極３２に接続する金属化層４７のみ
を示すが、絶縁ゲートＧ１及びＧ２に適当な接続を行な
い得ることは勿論である。

【００１９】図３は代表的な既知の保護素子２０を示す
断面図である。この例では保護素子２０は、酸化物領域
４２により囲まれ、横方向ＮＭＯＳの夫々ドレイン及び
ソース領域を形成する２つの装置領域を有し、各々が半
導体本体１０との間に個別のｐｎ接合２３及び２４を形
成するゲート−ソース接続された横方向ＮＭＯＳ構体の
形状とする。又、他の型の保護素子、例えば簡単なダイ
オードを用いることもできる。マスク層を適宜に変更す
ることにより半導体装置の残部に対し保護装置を形成す
るための最も価格的に有効な処理を同時に実施すること
がてきる。従って図３に示すように横方向ＮＭＯＳトラ
ンジスタのドレイン及びソース領域は、各々がｎチャネ
ルトランジスタＴｒ１の比較的少量ドープされた補助領
域２ａ及び３ａで形成された比較的少量ドープされた補
助領域２１ａ及び２２ａと、比較的多量ドープされた補
助領域２ｂ及び３ｂで形成された比較的多量ドープされ
た補助領域２１ｂ及び２２ｂとを有する。更に横方向Ｎ
ＭＯＳトランジスタはその絶縁ゲート構体２５を半導体
本体１０のチャネル領域２０ａ上に位置させると共に絶
縁ゲート構体４及び７と同時に形成し、且つ同一の関連
するスペーサ領域２６を有する。製造時間及び価格を増
大する追加のマスクを用いることを防止するためには保
護素子２０の装置領域２１，２２及び２５にも金属シリ
サイド層の形態の電極層２１ｃ，２２ｃ及び２５ｃを設
ける。

【００２０】再び絶縁層４３に形成した窓によって金属
化処理を施し、電極２７及び２８をドレイン及びソース
領域２１及び２２に接触させて保護素子２０を第１及び
第２電極３０及び３２に接触せしめるようにする。図面
には示さないが、金属化処理によって保護素子２０の絶
縁ゲート構体２５をそのソース電極２８に接続し得るよ
うにする。半導体装置１の常規作動中約０〜５Ｖの電圧
をゲート電極３０に供給する。例えば静電放電のため、
著しく高い電圧を不用意に電極３０に供給する場合には
、例えば永久短絡回路をも構成する絶縁ゲート構体４及
び７に誘電体破壊を生ぜしめてトランジスタＴｒ１及び
Ｔｒ２を損傷するようになる。

【００２１】かかる問題を解決するためには第１及び第
２電極３０及び３２間に接続された保護素子２０を適宜
設計して、第１電極３０に供給される電圧が約１０及び
１５Ｖ間に選択し得るスレシホルド電圧Ｖｂｄ以上とな
る際に導電通路を接着パッド３３を経て接地し得るよう
にする。図４は、保護素子２０に供給される電圧Ｖと、
この保護素子に流れる電流Ｉとの関係Ｘをグラフ的に示
す。半導体装置１の常規作動中第１電極３０に供給され
る電圧がスレシホルド電圧Ｖｂｄ以下となる際に装置領
域２１のｐｎ接合２３を逆バイアスして僅かな漏洩電流
は別として、保護素子２０は有効に非導通状態となる。 しかし、第１電極３０に印加される電圧、従って保護素
子２０の装置領域２１に印加される電圧がｐｎ接合２３
のブレークダウン電圧Ｖｂｄ以上に増大すると、電子な
だれブレークダウンが発生し、その結果半導体本体即ち
基板１０へのホール電流が比較的大きくなる。ｐｎ接合
２３を適宜設計して所望のスレシホルド電圧の値に等し
いブレークダウン電圧Ｖｂｄが得られるようにする。こ
のホールの半導体本体１０への注入によりｐｎ接合２５
を順方向にバイアスするには十分となり、従ってこれに
より電子を基板１０に注入し、その結果ｐｎ接合２３の
両端の電圧を図４に示すいわゆる保持電圧Ｖｓに減少せ
しめる寄生バイポーラトランジスタ作用が得られるよう
になる。このいわゆる“スナップバックモード”では保
護素子２０は、ＩＥＥＥトランザクションズ　　オン　
　ニュークリア　　サイエンス第ＮＳ−３０巻、１９８
３年１２月、第４１２７〜４１３０頁にエイ　　オチョ
ア等が発表したように、第１及び第２電極３０及び３２
間に良好な導電通路を呈し、従ってインバータ回路１０
０のゲートを過電圧の影響から保護する。

【００２２】上述したように、インバータ回路１００、
従って保護素子２０の装置領域には金属シリサイド電極
層２ｃ，３ｃ及び４ｃ，２１ｃ，２２ｃ及び２５ｃを設
けて金属化層と装置領域との間の接触抵抗を改善、即ち
減少する。しかし、これら金属シリサイド層によって保
護素子２０の信頼性を著しく損なうこと、及びかかる金
属シリサイド層を有する保護素子は金属シリサイド層を
有さない理想的な装置の場合よりも著しく低い電圧−電
流強度で、又は著しく僅かな回数の静電放電後に回復し
得ない程度に損傷するようになることを確かめた。図５
は図３に示す断面に垂直に保護素子２０の１部分の金属
シリサイド層２１ｃを通る断面図であり、これにより金
属シリサイド層２１ｃの影響を説明する。

【００２３】図５から明らかなように、金属シリサイド
層２０及び隣接の半導体本体１０間の遷移即ち境界５０
は不規則となり、従って或る区域５１では金属シリサイ
ド層２１ｃの縁部からの距離Ｄ１が他の区域５２の同様
の距離Ｄ２よりも長くなる。保護素子２０の比較的少量
ドープされた補助領域２１ａは金属シリサイド層２１ｃ
よりも一層抵抗性となるため、電極２７からｐｎ接合２
３までの導電通路の抵抗値が変化し、これにより図５の
鎖線５３で示すように電流が最小値の抵抗通路をｐｎ接
合２３に向かって流れるので電流集中が生じるようにな
る。電流密度が所定の最大値以上になると、例えば局部
加熱による溶融によって生ずる短絡回路によって回復し
得ない程度にｐｎ接合２３が損傷するようになる。この
電流集中のため保護素子を安全に流れ得る最大電流が電
流分布を一層均等にした場合よりも著しく低くなる。

【００２４】上述した問題を解決するために本発明半導
体装置では保護素子２０の電極層２１ｃは、保護素子２
０の装置領域２１の少なくとも１部分２１０ｂと相俟っ
て、保護素子２０により形成される導電通路を電極２７
から電極層２１ｃを経ないで、保護素子２０の装置領域
２１を経て少なくとも部分的にｐｎ接合２３に通過せし
める電位障壁Ｂを形成する。装置領域２１が電極層２１
ｃよりも一層抵抗性であるため、電位障壁Ｂの誘起によ
って電極２７からｐｎ接合２３までの導電通路の抵抗値
を増大し、これは境界即ち縁部３１の凹凸により生ずる
抵抗値の変化の影響を減少する効果を有する。図６は本
発明半導体装置の保護素子２０１の第１例の断面図であ
る。図３の示す所と同様に本例保護素子２０１はソース
−ゲート接続された横方向ＮＭＯＳトランジスタであり
、このＮＭＯＳトランジスタはマスクを適宜に変更する
ことにより半導体装置の他の素子、例えば図１及び２に
示すＣＭＯＳインバータと同時に形成する。

【００２５】これがため、図６に示す保護素子２０１は
、酸化物領域４２により囲むと共に各々が比較的少量ド
ープされた補助領域２１ａ，２２ａ及び比較的多量ドー
プされた補助領域２１０ｂ，２２０ｂを有するドレイン
及びソース領域２１及び２２と、上述したように形成さ
れた絶縁ゲート構体２５とを具える。各露出装置領域２
１、２２及び２５は金属シリサイド層の形態の電極層２
１ｃ，２２ｃ及び２５ｃによって夫々被覆する。又、図
６に示す横方向ＮＭＯＳトランジスタ２０１は比較的深
く、且つ比較的少量ドープされたｎ導電型のウエル領域
２１ｄ及び２２ｄを具え、これらウエル領域から比較的
少量ドープされた補助領域２１ａ及び２２ａを延在させ
る。これらウエル領域２１ｄ及び２２ｄは本質的なもの
ではなく、スパイキングを防止する手助けをなす即ち金
属化材料をソース又はドレイン領域を経て基板即ち半導
体本体１０内に拡散することにより生じるソース又はド
レイン領域の半導体本体即ち基板１０への短絡を防止す
る手助けをなすものである。これらウエル領域２１ｄ及
び２２ｄはＣＭＯＳインバータのｐチャネルトランジス
タＴｒ２のｎ導電型ウエル領域４１と同時に形成するこ
とができる。

【００２６】本例では、不純物の導入中適切なマスクを
用いて比較的多量ドープされた補助領域２１０ｂを変更
して１部分のみを絶縁ゲート構体２５に向かって延在さ
せ、この絶縁ゲート構体２５に隣接して比較的少量ドー
プされた補助領域２１ｂを半導体本体１０の表面に接触
させることによって、電極層２１ｃと関連するドレイン
領域２１との間に電位障壁Ｂを形成する。図６に示す例
では横方向ＮＭＯＳトランジスタ２０を絶縁ゲート構体
２５に対して対称とするため、ソース領域２２も同様に
変更された比較的多量ドプされた補助領域２３０ｂを有
し、従って比較的少量ドープ補助領域２３ａにより電極
層２３ｃに対する電位障壁Ｂを形成する。これら比較的
少量ドープされた補助領域２１ａ，２２ａの表面のドー
ピング濃度は個別の電極層２１ｃ，２２ｃに対するオー
ム接点を形成するに充分な濃度とはせず従って電極層２
１ｃ，２２ｃ及び比較的少量ドープされた補助領域２１
ａ，２２ａ間の界面に電位障壁Ｂを形成する。

【００２７】この電位障壁Ｂによって比較的少量ドープ
された補助領域２１ａ，２２ａ及び関連する電極層２１
ｃ，２２ｃ間の界面にショットキーダイオードＤｓ（図
７参照）を形成する。このショットキーダイオードＤｓ
の品質は比較的少量ドープされた補助領域２１ａ，２２
ａのドーピング濃度に依存すると共に電極層２１ｃ，２
２ｃを形成する材料に関する障壁高さφＢ　に依存する
。 電極層２１ｃ，２２ｃ　をチタンシリサイドで形成する
場合にはこの障壁高さφＢ　は約０．６０Ｖとなる。こ
の障壁高さによって、３００Ｋ（ケルビン）の温度でチ
タンシリサイドに対し約１０−３Ａ／ｃｍ２　となるダ
イオードの漏洩電流を決めるようにする。比較的少量ド
ープされた補助領域２１ａ　及び２２ａ　のドーピング
濃度を約１０１７ｃｍ−３よりも小さいか又はこれに等
しくする場合には電位障壁に真のショットキーダイオー
ドを設ける。代表的には、ＣＭＯＳ回路１００の形成に
用いる処理ではかかるドーピング濃度を２〜３×１０１
８ｃｍ−３の範囲とするため、比較的少量ドープされた
補助領域２１ａ，２２ａ及び関連する電極層２１ｃ，２
２ｃ間の界面に、漏洩可能なショットキーダイオード、
即ち高オーム抵抗に直列にショットキーダイオードを設
ける。比較的少量ドープされた補助領域２１ａ，２２ａ
のドーピング濃度を減少させてショントキーダイオード
Ｄｓの品質を改善することができる。

【００２８】図６に示す保護素子２０１の作動を図７に
つき以下に説明する。図７は図６に示す保護素子の等価
回路を表わすいわゆる集中モデルを示す。図中Ｒ１　及
びＲ２　は夫々比較的多量ドープされた補助領域２０１
ｂ及び比較的少量ドープされた補助領域２１ａを界面と
する電極層２１ｃの抵抗であり、Ｒ３　は電極層２１ｃ
から比較的多量ドープされた補助領域２１０ｂを経る導
電通路の抵抗であり、Ｒ４　は比較的少量ドープされた
補助領域２１ａを経てｐｎ接合２３に至る抵抗通路の抵
抗であり、Ｄｓはショットキーダイオードであり、Ｔｒ
３はドレイン領域２１、半導体本体１０及びソース領域
２２により形成される電位寄生バイポーラドランジスタ
（図７に仮想線で示す）に並列に設けられた横方向ＮＭ
ＯＳトランジスタである。

【００２９】半導体装置の常規作動では図３の保護素子
２０につき説明した所と同様に保護素子２０１は、スレ
シホルド電圧Ｖｂｄが電極３０の電位以上となるまで非
導通状態に保持される。スレシホルド電圧以上になると
、ドレイン側を逆バイアスされたｐｎ接合２３は上述し
たように電子なだれブレークダウンによってブレークダ
ウンする。従って充分なホール電流が半導体本体１０内
に供給されて寄生バイポーラ作動　（図７に仮想バイポ
ーラトランジスタ記号で示す）　を発生する。これがた
め、電流が電極２７からｐｎ接合２３に流れ、この際最
高電流は最小抵抗の通路に沿って流れる。

【００３０】電極層２１ｃ　と比較的少量ドープされた
補助領域２１ａ　との界面に電位障壁Ｂを形成するショ
ットキーダイオードＤＳ　によって、電極層２１ｃ　を
経る抵抗Ｒ２　が低く、比較的多量ドープされた補助領
域２１ｂ　及び比較的少量ドープされた補助領域２１ａ
　を経る合成抵抗Ｒ３　＋Ｒ４　が充分低く、抵抗Ｒ３
　＋Ｒ４　に沿う電位降下が電位障壁Ｂより少ないもの
とすると、電極層２１ｃ　から比較的少量ドープされた
補助領域２１ａ　に流れる電流Ｉ２　を制限する。

【００３１】図５につき上述したように電流集中が生じ
る低抵抗区域はスペーサ領域２６に隣接する電極層２１
ｃ　の凸凹境界５０、即ち電流Ｉ２　が電極層２１ｃ　
を出る区域である。しかし、抵抗Ｒ３　及びＲ４　の両
端間の電位差が　０．６Ｖより大きい場合にのみこの低
抵抗区域に充分な大きさの全電流Ｉが流れるようになる
導電通路の方向に比較的短く、且つ導電通路に垂直な方
向に比較的広くなるように比較的少量ドープされた補助
領域２１ａ　を形成して抵抗Ｒ３　＋Ｒ４　が比較的小
さくなるようにする場合には比較的少量ドープされた補
助領域２１ａ　を流れる電流Ｉ１　はショットキーダイ
オードＤＳ　が導通する前に充分な値となる。この比較
的少量ドープされた補助領域２１ａ　を経てｐｎ接合２
３に至る電流通路は電流集中の問題を左程受けず、従っ
て主電流通路は電極層の凸凹境界５０を通り、その結果
良好な静電放電の保護を呈するようになる。

【００３２】絶縁ゲート構体２５の近くの比較的多量ド
ープされた補助領域を除去することにより、広いチャネ
ル区域を設けることで低減し得る高い直列抵抗を得ると
共に保護回路の設計時に考慮する必要のある高い逆ブレ
ークダウン電圧を得ることができる。また図７に示す集
中素子のダイヤグラムは図６に示すゲート−ソース接続
されたＮＭＯＳのソース側を表わす。図６に示すソース
領域２２の構造が関連するドレイン領域２１の構造と等
しいため、ソース側の集中素子も同様の符号Ｒ１　′〜
Ｒ４　′及びＤＳ　′で示す、ここに各集中素子は関連
するドレイン側の集中素子Ｒ１　〜Ｒ４　及びＤＳ　と
等価である。

【００３３】図８は本発明半導体装置の保護素子２０２
　の第２例の断面図である。本例では比較的多量ドープ
された補助領域２１０ｂ，　２２０ｂを再び変形して絶
縁ゲート構体２５に隣接して電極層２１ｃ，　２２ｃを
比較的少量ドープされた補助領域２１ａ，　２２ａと界
面接触させて電位障壁Ｂを形成する。しかし、この場合
には変更した比較的多量ドープされた補助領域２１０ｂ
，　２２０ｂを酸化物で囲み、局部フィールド酸化物パ
ターン４２の画成中に用いる耐酸化マスクを変更するこ
とにより追加の埋設酸化物領域４２ａ　を形成する。図
８から明らかなように装置領域２１及び２２の形成後追
加の酸化物領域４２ａ　は比較的少量ドープされた補助
領域２１ａ，　２２ａを貫通してウエル領域２１ｄ，　
２２ｄ内まで延在し、　（これらウエル領域はマスク効
果のため追加の酸化物領域４２ａ　のすぐ下側に浅く延
在する）　、従って比較的少量ドープされた補助領域２
１ａ　及び２２ａ　の区分２１１ａ，　２２１ａと電極
２２及び２８のすぐ下側の電極層２１ｃ　及び２２ｃ　
の関連する区分２１１ｃ及び２２１ｃとを分割または分
離する。

【００３４】図９は図８に示す保護素子の機能的に等価
な回路、即ち　”集中モデル”　を表わす。本例におい
てＲ５，Ｒ６　及びＲ７　はウエル領域２１ｄ　、電極
層２１ｃ　及び比較的少量ドープされた補助領域２１ａ
　の抵抗を示し、ＤＳ１，　ＤＳ２は、ウエル領域２１
ｄ　及び比較的少量ドープされた補助領域２１ａ　上の
電極層２１ｃ　の区分の界面に設けたショットキーダイ
オードを夫々示す。抵抗Ｒ５　′，　Ｒ６　′及びＲ７
　′並びにダイオードＤＳ１′及びＤＳ２′は横方向Ｎ
ＭＯＳ保護素子２０のソース側の対応素子である。

【００３５】保護素子２０２　は図６につき説明した所
と同様に作動する。装置のドレイン側には２つの抵抗区
域を設け、ここで追加の酸化物領域４２ａ　の近くでス
ペーサ領域２ｂに隣接する比較的少量ドープされた補助
領域２１ａ　と界面を接する電極層２１ｃ　に電流集中
を発生し得るようにする。その理由は何れの場合にも電
極層２１ｃ　の境界即ち縁部が凸凹であるからである。 しかし、これら低抵抗区域を流れる電流は制限されるよ
うになる。これがため、電流Ｉはｎ導電型ウエル領域２
１ｄ　から抵抗Ｒ５を経て電極層２１ｃ　に直接流れな
くなる。その理由は追加の埋込み酸化物領域４２ａ　に
隣接し、比較的少量ドープされた補助領域２１ａ　及び
電極層２１ｃ　により形成される逆バイアスショットキ
ーダイオードＤＳ１によって電位障壁を形成するからで
ある。これによりウエル領域２１ａ　から電極層２１ｃ
　に流れ得る電流を制限即ち低減し、従って電極層２１
ｃ　を流れる電流を減少する。

【００３６】図８の装置の最良の状態は、静電放電（Ｅ
ＳＤ）ストレス中ダイオードＤＳ１がブレークダウンし
ない際に発生し、これは抵抗Ｒ７　を制限してダイオー
ドＤＳ１の電位降下を制限しこれにより主電流Ｉ１　を
抵抗Ｒ５　及びＲ７　を経て流すことによって達成する
。ダイオードＤＳ１がブレークダウンしない場合でも追
加の酸化物領域４２ａ　の縁部で幾つかの問題を期待す
ることができる。その理由はウエル領域２１ｄ　により
形成される組込み直列抵抗によりダイオードＤＳ１を流
れる電流を強制的に均等にするからである。スペーサ領
域２６に隣接する低抵抗区域を流れる電流即ち電極層２
１ｃ　の凸凹境界即ち縁部５０に流れる電流は図６につ
き説明した所と同様に制限される。 その理由は比較的少量ドープされた補助領域２１ａ　に
より形成された抵抗Ｒ７　を経る最小抵抗通路が形成さ
れるからである。

【００３７】本例では電極層２１ｃ　を流れる電流は逆
バイアスショットキーダイオードＤＳ１により上述した
ように制限される。しかし、ショットキーダイオードＤ
Ｓ１の逆電子なだれ、即ちブレークダウン電圧に到達す
ると、電極層２１ｃ　のこの電流は増大するようになる
。しかし、この場合には電流Ｉ１　は、先ずショットキ
ーダイオードＤＳ１に電位差が発生してＥＳＤ特性が再
び増大する前に、比較的少量ドープされた補助領域２１
ａ（抵抗Ｒ５　及びＲ７　）　を流れるようになる。し
かし、この電位差がダイオードＤＳ１の逆電子なだれ電
位に到達しない場合には電極層２１ｃ　を流れる電流Ｉ
２　が増大し、電子なだれブレークダウンが発生した後
高レベル　（図４に示すように　”スナップバック”　
のない効果）　に保持されるようになる。 電極層２１ｃ　を流れる電流Ｉ２　を制限するためには
抵抗Ｒ７　をできるだけ小さくする必要がある。これは
、ウエル領域２１ｄ　を相対的に短くすることによって
、即ち、追加の酸化物領域４２ａ　及びスペーサ領域２
６間のスペースを狭くすることのみによって達成するこ
とができる。

【００３８】図１０は本発明半導体装置の保護素子２０
３　の第３例を示す。図８及び１０を比較した所から明
らかなように、図１０に示す保護素子２０は、図８に示
す保護素子とは、追加の多量ドープされた補助領域２１
１ｂを比較的少体ドープされた補助領域２１ａ　内にお
いて追加の酸化物領域４２ａ　及び絶縁ゲート構耐２５
間にこれらから離間して設けた点で相違する。再び図１
０に示すようにソース領域２２はドレイン領域２１と同
様に構成し、従ってソース領域２２に対し追加の多量ド
ープされた補助領域２１１ｂをも設ける。

【００３９】図１１は図１０に示す保護素子の機能的に
等価な　”集中モデル”　を表わす。この場合には抵抗
Ｒ６　及びＲ７　の代わりに抵抗Ｒ６１，　Ｒ６２，　
Ｒ６３と、抵抗Ｒ７１，　Ｒ７２，　Ｒ７３との回路網
を用いる。抵抗Ｒ６１，　Ｒ６２及びＲ６３は比較的少
量ドープされた補助領域２１ａ　、追加の比較的多量ド
ープされた補助領域２１１　及び比較的少量ドープされ
た補助領域２１ａ　上の電極層２１ｃ　の一連の抵抗で
あり、抵抗Ｒ７１，　Ｒ７２及びＲ７３は比較的少量ド
ープされた補助領域２１ａ　内の並列な対応する抵抗で
あり、抵抗Ｒ６７１　及びＲ６７２　は追加の比較的多
量ドープされた領域２１１ｂを経てウエル領域及び比較
的少量ドープされた領域２１ａ　に至る抵抗である。

【００４０】本例でも追加の酸化物領域４２ａ　及びス
ペーサ領域２６に隣接する低抵抗区域の電極層２１ｃ　
の凹凸縁が電流集中を生ずる個所を流れる電流を制限す
る。これがため図８及び９につき上述したように、電流
Ｉは逆バイアスショットキーダイオードＤＳ１のためｎ
型ウエル領域２１ａ　から追加の酸化物領域４２ａ　に
隣接する電極層２１ｃ　に直接流れない。図８に示す保
護素子の場合のように、良好な状態はダイオードＤＳ１
がＥＳＤストレス中ブレークダウンしない場合に発生し
、これは抵抗Ｒ７１を制限してショットキーダイオード
ＤＳ１の電位降下を制限するようにして達成することが
できる。ダイオードＤＳ１がブレークダウンしない場合
でも追加の酸化物領域４２ａ　の電極層２１ｃ　の凸凹
縁で幾つかの問題が期待できる。その理由はウエル領域
２１ｄ　により形成される組込み直列抵抗によってダイ
オードＤＳ１を流れる電流を強制的に均等にするからで
ある。スペーサ領域２６で電極層２１ｃ　の凸凹縁に流
れる電流は図６に示す保護素子２０１　につき説明した
所と同様に制限される。電極層２１ｃ　を所定の長さと
する場合には追加の比較的多量ドープされた補助領域２
１１ｂをできるだけ長くして抵抗Ｒ７１及びＲ７３を制
限するがΔＲ／（Ｒ全体）は小さく保持し、従って抵抗
Ｒ７１及びＲ７３の電位降下をショットキーダイオード
ＤＳ２により形成される電位障壁の電位降下よりも低く
保持する必要がある。

【００４１】図６，８及び１０に示す横方向ＮＭＯＳ即
ち絶縁ゲート電界効果トランジスタは全てそのドレイン
領域と同一構造のソース領域２２を有する。しかし、こ
れは必ずしも必要ではない。従って少量ドープされた補
助領域２２ａ　をソース領域２２から省略して電極層２
２がソース領域２２に対するオーム接点を成形し、電位
障壁Ｂを発生させないようにすることができる。しかし
、装置のソース領域２２の側に電位障壁Ｂを発生させる
場合には電極層２２ｃ　により形成されるショットキー
ダイオード　（図６のＤＳ　′）　が逆バイアスされる
ため、電流集中を制限し得る利点がある。

【００４２】一般に半導体装置は例えば上述した型の横
方向ＮＭＯＳのような制限された電流を流し得る迅速に
応答するＥＳＤ保護素子と、高電流を流し得るゆるやか
に応答するＥＳＤ保護素子とを有する。ゆるやかに応答
するＥＳＤ保護素子は上述した肉厚の絶縁ゲート酸化物
のため高いスレシホルド電圧及び高いブレークダウン電
圧を有する装置と同一構造の横方向ＮＭＯＳとすること
ができる。かかる場合には絶縁ゲートをフィールド酸化
物領域に設けた金属ゲートとすることができる。又、ｎ
チャネルよりもｐチャネル横方向ＭＯＳトランジスタを
用いて保護素子を形成することができる。又、上述した
種々の例ではすべてＭＯＳトランジスタを用いたが、保
護素子を単にダイオード（例えば絶縁ゲートを省略した
図６，８及び１０の片側）　とする場合、又は保護素子
をバイポーラトランジスタとする場合にも本発明の原理
を適用することができる。この場合に電極層をコレクタ
領域との間の界面に電位障壁Ｂを発生させるようにする
。

【００４３】本発明は上述した例にのみ限定されるもの
ではなく、要旨を変更しない範囲内で種々の変形又は変
更を行うことができる。

【図面の簡単な説明】

【図１】保護素子を有する半導体装置の簡単な回路図で
ある。

【図２】図１に示すＣＭＯＳインバータを構成するトラ
ンジスタの半導体装置を形成する半導体本体の一部分の
拡大断面図である。

【図３】通常の保護素子を示す半導体本体の一部分の断
面図である。

【図４】保護素子の作動を説明する特性図である。

【図５】図３で示す保護素子の一部分の断面図である。

【図６】本発明半導体装置の保護素子の第１例を示す断
面図である。

【図７】図６に示す保護素子の等価回路を示す説明図で
ある。

【図８】本発明半導体装置の保護素子の第２例を示す断
面図である。

【図９】図８に示す保護素子の等価回路を示す説明図で
ある。

【図１０】本発明半導体装置の保護素子の第３例を示す
断面図である。

【図１１】図１０に示す保護素子の等価回路を示す説明
図である。

【符号の説明】

１　　半導体装置 ２，３，４，５，６，７　　装置領域 １０　　半導体本体　（基板）　 ２０　　保護素子 ２１　　装置領域 ２１ｃ　　　電極層 ２３　　ｐｎ接合 ２７　　電極 ３０　　第１電極 ３１　　第１接着パッド ３２　　第２電極 ３３　　第２接地接着パッド ３４　　出力電極 ４０　　ｐ導電型ウエル領域

Claims (11)

【特許請求の範囲】
1. 【請求項１】　　第１及び第２電極を有する少なくとも
   １個のトランジスタを画成する装置領域を有する半導体
   本体と、前記第１及び第２電極の１方に電極を経て接続
   されスレシホルド電圧以上の電圧を前記第１電極に供給
   する際に第１及び第２電極間に導電通路を形成する電極
   層によって被覆され、前記半導体本体内にｐｎ接合を形
   成する装置領域を有する保護素子とを備える半導体装置
   において、前記電極層は、前記保護素子の装置領域の少
   なくとも１部分と相俟って、保護素子により形成された
   導電通路を前記電極から保護素子の装置領域を少なくと
   も部分的に経て前記ｐｎ接合に通過せしめる電位障壁を
   形成することを特徴とする半導体装置。
2. 【請求項２】　　前記保護素子の装置領域は、前記電極
   層に対しオーム接点を形成する比較的多量にドープされ
   た補助領域と、前記電極層に対し電位障壁を形成する比
   較的少量にドープされた補助領域とを具えることを特徴
   とする請求項１に記載の半導体装置。
3. 【請求項３】　　前記比較的多量にドープされた補助領
   域は前記比較的少量にドープされた補助領域内に設ける
   ことを特徴とする請求項２に記載の半導体装置。
4. 【請求項４】　　前記比較的多量にドープされた補助領
   域を酸化物により囲むようにしたことを特徴とする請求
   項３に記載の半導体装置。
5. 【請求項５】　　前記保護素子の装置領域は比較的少量
   ドープされたウエル領域を具え、このウエル領域はこれ
   を越えて延在する前記比較的少量ドープされた補助領域
   よりも深く延在させるようにしたことを特徴とする請求
   項２，３又は４に記載の半導体装置。
6. 【請求項６】　　前記電極層に対しオーム接点を形成す
   る他の比較的多量ドープされた補助領域を、比較的少量
   ドープされた補助領域内に前記比較的多量ドープされた
   補助領域から離間して設けるようにしたことを特徴とす
   る請求項２〜５の何れかの項に記載の半導体装置。
7. 【請求項７】　　前記電極層により形成された電位障壁
   はショットキー障壁を具えることを特徴とする請求項１
   〜６の何れかの項に記載の半導体装置。
8. 【請求項８】　　前記電極層は金属シリサイド層を具え
   ることを特徴とする請求項１〜７の何れかの項に記載の
   半導体装置。
9. 【請求項９】　　前記トランジスタの少なくとも１つの
   装置領域を金属シリサイド層により被覆するようにした
   ことを特徴とする請求項８に記載の半導体装置。
10. 【請求項１０】　　前記保護素子は絶縁ゲート電界効果
    トランジスタを具え、その装置領域が絶縁ゲート電界効
    果トランジスタのドレイン領域を形成することを特徴と
    する請求項１〜９の何れかの項に記載の半導体装置。
11. 【請求項１１】　　前記絶縁ゲート電界効果トランジス
    タのソース領域はこのソース領域の少なくとも１部分に
    対し電位障壁を形成する電極層によって被覆するように
    したことを特徴とする請求項１０に記載の半導体装置。