JPS62274776A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62274776A JPS62274776A JP61117339A JP11733986A JPS62274776A JP S62274776 A JPS62274776 A JP S62274776A JP 61117339 A JP61117339 A JP 61117339A JP 11733986 A JP11733986 A JP 11733986A JP S62274776 A JPS62274776 A JP S62274776A
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- JP
- Japan
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- metal
- semiconductor
- conductivity type
- gate
- drain
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装置に係り、特にＭＩＳ型電界効果ト
ランジスタの高耐圧化に好適で、耐ホツトキャリア効果
のすぐれたＭＩＳ型電界効果トランジスタに関する。
ランジスタの高耐圧化に好適で、耐ホツトキャリア効果
のすぐれたＭＩＳ型電界効果トランジスタに関する。
従来のＬＳＩに使用されている相補型ＭＯ８（略してＣ
ＭＯ３）構造は、その低消費電力性から今後も益々ＬＳ
Ｉの基本デバイスとして使用されると考えられる。しか
し、これを微細化し、高集積化してゆくには、ラッチア
ップ現象等の寄生効果の防止、プロセスの単純化が必要
である。
ＭＯ３）構造は、その低消費電力性から今後も益々ＬＳ
Ｉの基本デバイスとして使用されると考えられる。しか
し、これを微細化し、高集積化してゆくには、ラッチア
ップ現象等の寄生効果の防止、プロセスの単純化が必要
である。
このラッチアップ現象を防止する方法としてはエピタキ
シャル基板の使用、あるいは、米国特許４３００１５２
号に記載されているようにＭＯＳトランジスタのソース
、ドレインコンタクトをショットキーバリアコンタクト
で形成することが考えられている。しかし、現在これを
実現しているのは、ＰチャネルＭＯＳトランジスタのソ
ース、ドレインを白金シリサイド（ＰｔＳｔ）で形成し
たものしかない。これは、 Ｐｔ５Ｌの電子に対するバ
リアの高さが０．８５ ｅＶと高いのに対し、正孔に
対するバリアの高さが０．２５ ｅＶと非常に低いこ
とを利用している。このため、このＭＯＳ）−ランジス
タの電流は、ソースより正孔が熱放出によりチャネル内
に注入されろことにより流れることができる。
シャル基板の使用、あるいは、米国特許４３００１５２
号に記載されているようにＭＯＳトランジスタのソース
、ドレインコンタクトをショットキーバリアコンタクト
で形成することが考えられている。しかし、現在これを
実現しているのは、ＰチャネルＭＯＳトランジスタのソ
ース、ドレインを白金シリサイド（ＰｔＳｔ）で形成し
たものしかない。これは、 Ｐｔ５Ｌの電子に対するバ
リアの高さが０．８５ ｅＶと高いのに対し、正孔に
対するバリアの高さが０．２５ ｅＶと非常に低いこ
とを利用している。このため、このＭＯＳ）−ランジス
タの電流は、ソースより正孔が熱放出によりチャネル内
に注入されろことにより流れることができる。
しかし、このＰｔＳｉでは電子に対するバリアの高さが
高いため、ｎチャネルＭＯＳ）−ランジスタに用いても
、１流がほとんど流れないことから、ｎチャネルに対す
る配慮はなされていなかった。
高いため、ｎチャネルＭＯＳ）−ランジスタに用いても
、１流がほとんど流れないことから、ｎチャネルに対す
る配慮はなされていなかった。
また、従来のＭＩＳ型電界効果トランジスタは、第２図
に示す構造を有するが、ゲート長が短くなるに従い、動
作時のドレイン近傍の電界が非常に大きくなりホットキ
ャリアの注入による特性劣化が大きな問題となっている
。
に示す構造を有するが、ゲート長が短くなるに従い、動
作時のドレイン近傍の電界が非常に大きくなりホットキ
ャリアの注入による特性劣化が大きな問題となっている
。
これを防ぎ、耐圧を向上させる構造としては種種のもの
が考えられているが、１μｍレベルの有力なものに米国
特許４３５６６２３号に記載のように。
が考えられているが、１μｍレベルの有力なものに米国
特許４３５６６２３号に記載のように。
高濃度拡散層をゲートによりオフセットさせ、その間に
低濃度領域を設けた低濃度ドレイン（１、ＤＤ、 Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造があげられ
る。
低濃度領域を設けた低濃度ドレイン（１、ＤＤ、 Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造があげられ
る。
この構造を第３図に示す。
上記従来技術は、相補型ＭＯＳ構造においてＰチャネル
ＭＯＳトランジスタにのみショットキーバリアコンタク
トを実現でき、ｎチャネルＭＯＳトランジスタには電流
が少なすぎて使用できない。
ＭＯＳトランジスタにのみショットキーバリアコンタク
トを実現でき、ｎチャネルＭＯＳトランジスタには電流
が少なすぎて使用できない。
このため、ｎチャネルのソース、ドレインは従来通りｎ
中波散層を用いており、非常に複雑なプロセスとなって
いる。
中波散層を用いており、非常に複雑なプロセスとなって
いる。
本発明の目的は、ｎチャネルでも通常のＭＯＳトランジ
スタと同様の電流駆動能力があり、かつ、）容易に相補
型を実現できるデバイス構造を提供することにある。
スタと同様の電流駆動能力があり、かつ、）容易に相補
型を実現できるデバイス構造を提供することにある。
更に、上記従来技術でより′ＩＩＩＪＩ！ｌなサブミク
ロン領域の素子を実現するには、１）高耐圧化の代償と
して大きな電流駆動能力の低下を招く事、２）本構造固
有のホットキャリア劣化モートが存在するため、低濃度
拡散層の不純物濃度を１０”ｅｌｌ−”以下にできない
事等の大きな問題があった。
ロン領域の素子を実現するには、１）高耐圧化の代償と
して大きな電流駆動能力の低下を招く事、２）本構造固
有のホットキャリア劣化モートが存在するため、低濃度
拡散層の不純物濃度を１０”ｅｌｌ−”以下にできない
事等の大きな問題があった。
上記２）について第３図を用いて説明すると、このＬＤ
Ｄ構造はこの図に示した通り高濃度拡散層１５を自己整
合的にオフセットさせる為、サイドウオール７と呼ばれ
る酸化膜スペーサを設けている。本構造では低濃度拡散
層１４があまり低濃度（＜ １０ ”ｃｎ−’）になる
と内部電界のピークがゲート下からゲート外の高濃度拡
散層１５に移り、ホットキャリアの発生、注入が主にこ
こで生じるようになる。ここでサイドウオール中へ注入
されたキャリアはゲー、ト電極のような打揚がないため
多量に捕獲されることになる。これによりＭＩＳ型トラ
ンジスタの特性が逆に大きく劣化してしまうことになる
。この様子を第４図に示す。低濃度拡散Ｐ？Ｊ１．４の
表面不純物濃度に対する実効チャネル長１１μｍの素子
のホットキャリア耐圧を示す。
Ｄ構造はこの図に示した通り高濃度拡散層１５を自己整
合的にオフセットさせる為、サイドウオール７と呼ばれ
る酸化膜スペーサを設けている。本構造では低濃度拡散
層１４があまり低濃度（＜ １０ ”ｃｎ−’）になる
と内部電界のピークがゲート下からゲート外の高濃度拡
散層１５に移り、ホットキャリアの発生、注入が主にこ
こで生じるようになる。ここでサイドウオール中へ注入
されたキャリアはゲー、ト電極のような打揚がないため
多量に捕獲されることになる。これによりＭＩＳ型トラ
ンジスタの特性が逆に大きく劣化してしまうことになる
。この様子を第４図に示す。低濃度拡散Ｐ？Ｊ１．４の
表面不純物濃度に対する実効チャネル長１１μｍの素子
のホットキャリア耐圧を示す。
この耐圧の定義は伝達コンダクタンスが１０年で１０％
低下するドレイン電圧で定めている０本構造の耐圧は実
線の１３０であり、明らかに１０１８個−８の所でピー
クとなっている。
低下するドレイン電圧で定めている０本構造の耐圧は実
線の１３０であり、明らかに１０１８個−８の所でピー
クとなっている。
本発明の目的は、上記２）の固有劣化モードを起こさず
、かつ、】）の電流駆動能力低下をおさえ、サブミクロ
ン領域でも信頼度よく動作する素子を提供することにあ
る。
、かつ、】）の電流駆動能力低下をおさえ、サブミクロ
ン領域でも信頼度よく動作する素子を提供することにあ
る。
上記目的は、相補型トランジスタ構造において全てのソ
ース、ドレインを同一の金属、あるいは同一の金属硅化
合物でかつ、金属、あるいは金属硅化合物と半導体で形
成されるショットキーバリアの高さが０．４〜０．７ａ
Ｖのものを形成することにより達成される。
ース、ドレインを同一の金属、あるいは同一の金属硅化
合物でかつ、金属、あるいは金属硅化合物と半導体で形
成されるショットキーバリアの高さが０．４〜０．７ａ
Ｖのものを形成することにより達成される。
上記目的は、第１図（ｂ）に示す様に、従来技術である
Ｌ Ｄ Ｄ ｖｔ造のソース、ドレインの高濃度５、及
び低濃度拡散層１４に１両者に接する金属。
Ｌ Ｄ Ｄ ｖｔ造のソース、ドレインの高濃度５、及
び低濃度拡散層１４に１両者に接する金属。
あるいは、金属硅化合物を設けることにより達成される
。
。
本発明の素子は、基本的には金属と半導体で形成される
ショットキー接合を流れる電流を絶縁膜を介したゲート
電極に印加する電圧で制御するものである。
ショットキー接合を流れる電流を絶縁膜を介したゲート
電極に印加する電圧で制御するものである。
まず、１つのトランジスタにおける動作を第５図を用い
て説明する。構造は通常のＭＯＳトランジスタのソース
、ドレインを金属にしショットキー接合を形成し、その
接合上に絶縁膜を介してゲート電極を形成したものであ
る。基板は低濃度（＝ １０１６ｍ−８）のものである
。ショットキー接合では、半導体の不純物濃度が低い場
合には接合界面に形成されるショットキーバリアにより
整流性を示すことになる。しかし、不純物濃度が高く（
＞ １０１９０１−’）なると、そのバリアの幅が非常
に薄くなるため、バリアをキャリアがトンネルして電流
が流れるようになり、オーミック性を示すことになる。
て説明する。構造は通常のＭＯＳトランジスタのソース
、ドレインを金属にしショットキー接合を形成し、その
接合上に絶縁膜を介してゲート電極を形成したものであ
る。基板は低濃度（＝ １０１６ｍ−８）のものである
。ショットキー接合では、半導体の不純物濃度が低い場
合には接合界面に形成されるショットキーバリアにより
整流性を示すことになる。しかし、不純物濃度が高く（
＞ １０１９０１−’）なると、そのバリアの幅が非常
に薄くなるため、バリアをキャリアがトンネルして電流
が流れるようになり、オーミック性を示すことになる。
このようにショットキー接合においては半導体の不純物
濃度を変えることにより電流を制御できることがわかる
。
濃度を変えることにより電流を制御できることがわかる
。
そこで、第５図（ａ）の如く設けたゲート電極で半導体
表面のキャリア濃度を変化させると上記理由から電流制
御可能となる。この素子では、ショットキーバリアの高
さには無関係に動作可能となるため、金属として従来使
用されている白金シリサイド（ＰｔＳｉ）に限る必要も
なく、また、ｎチャネルトランジスタも形成可能となる
。
表面のキャリア濃度を変化させると上記理由から電流制
御可能となる。この素子では、ショットキーバリアの高
さには無関係に動作可能となるため、金属として従来使
用されている白金シリサイド（ＰｔＳｉ）に限る必要も
なく、また、ｎチャネルトランジスタも形成可能となる
。
第５図（ｂ）以後に示したのは、（ａ）に示した構造の
半導体表面におけるエネルギーバンド図を示したもので
ある。この時、基板１ｏΩ−１Ｐ型シリコンであり、ソ
ース、ドレインはタングステンを用いている。素子には
（ａ）の如く、ドレインに電圧Ｖｎを、ゲートに電圧Ｖ
ｎを印加し、そしてソースと基板を接地電位にする。ま
ず、Ｖａ＝Ｏ■、ＶＤ＝Ｏｖの時のバンド図を（ｂ）に
示す。次に、（Ｃ）の如くゲート電圧Ｖａのみを十分正
に大きくすると、基板表面が反転するが電流は流れない
。また、（ｄ）の如くドレイン電圧Ｖ。
半導体表面におけるエネルギーバンド図を示したもので
ある。この時、基板１ｏΩ−１Ｐ型シリコンであり、ソ
ース、ドレインはタングステンを用いている。素子には
（ａ）の如く、ドレインに電圧Ｖｎを、ゲートに電圧Ｖ
ｎを印加し、そしてソースと基板を接地電位にする。ま
ず、Ｖａ＝Ｏ■、ＶＤ＝Ｏｖの時のバンド図を（ｂ）に
示す。次に、（Ｃ）の如くゲート電圧Ｖａのみを十分正
に大きくすると、基板表面が反転するが電流は流れない
。また、（ｄ）の如くドレイン電圧Ｖ。
のみを正に大きくしてもバンドが曲がるだけで電流はシ
ョットキーバリアのために流れない。ここで、 （ｅ）
の如くドレイン、ゲート共に正に大きくすると、基板表
面が反転し、かつ、高濃度の電子の存在によりバリアが
薄くなりトンネル電流が流れトランジスタ動作をする。
ョットキーバリアのために流れない。ここで、 （ｅ）
の如くドレイン、ゲート共に正に大きくすると、基板表
面が反転し、かつ、高濃度の電子の存在によりバリアが
薄くなりトンネル電流が流れトランジスタ動作をする。
この素子では。
（ｄ）において、ゲート電圧Ｖａを負に十分大きくした
場合にも、（ｆ）の如く、基板表面の蓄積層をトンネル
電流が流れることになる。
場合にも、（ｆ）の如く、基板表面の蓄積層をトンネル
電流が流れることになる。
また、代表的な素子において、シリコンと金属とのショ
ットキー接合における電子に対するバリアの高さφ−と
、熱的に流れるリーク電流Ｉｏとの関係を第６ｒｐ４に
示す０図中の横軸はシリコンのエネルギーギャップＥｇ
の中心からのφｂのエネルギー差（ｑφｂ Ｅｇ／２
）を表わしている。あるバリアの高さφ−をもつ金属、
例えばａ点を考える。この場合、ｎ型基板に対してはバ
リアが低いため電子電流が非常に大きいが、Ｐ型基板に
対しては逆にバリアが高く正孔によろリーク電流はほと
んど流れない、また、０点ではこの逆となっている。こ
の図よりギャップの中心から±０．１５ｅＶにおいてリ
ーク電流は１０−”Ａ以下と通常の電流レベル（１０−
’Ａ）よりも十分小さく、この範囲のバリアの高さをも
つ材料を用いれば、相補型トランジスタ構造における全
てのソース、ドレインを同一の金属で形成できることに
なる。この場合、逆にバリアの高さがトランジスタ動作
を行うキャリアに対しても高くなるが、バリアをトンネ
ルさせる上記原理で動作可能となる。以上により、本素
子形成工程において相補型構造のソース、ドレインを作
りわけるマスクが１枚減ることになり、工程の簡略化が
実現できる。
ットキー接合における電子に対するバリアの高さφ−と
、熱的に流れるリーク電流Ｉｏとの関係を第６ｒｐ４に
示す０図中の横軸はシリコンのエネルギーギャップＥｇ
の中心からのφｂのエネルギー差（ｑφｂ Ｅｇ／２
）を表わしている。あるバリアの高さφ−をもつ金属、
例えばａ点を考える。この場合、ｎ型基板に対してはバ
リアが低いため電子電流が非常に大きいが、Ｐ型基板に
対しては逆にバリアが高く正孔によろリーク電流はほと
んど流れない、また、０点ではこの逆となっている。こ
の図よりギャップの中心から±０．１５ｅＶにおいてリ
ーク電流は１０−”Ａ以下と通常の電流レベル（１０−
’Ａ）よりも十分小さく、この範囲のバリアの高さをも
つ材料を用いれば、相補型トランジスタ構造における全
てのソース、ドレインを同一の金属で形成できることに
なる。この場合、逆にバリアの高さがトランジスタ動作
を行うキャリアに対しても高くなるが、バリアをトンネ
ルさせる上記原理で動作可能となる。以上により、本素
子形成工程において相補型構造のソース、ドレインを作
りわけるマスクが１枚減ることになり、工程の簡略化が
実現できる。
また、本発明による他の素子は、従来のＬ Ｄ Ｄ構造
に存在する低濃度拡散層上のサイドウオール酸化膜が無
く、逆に金属という導伝体を形成しているにの為、この
低濃度拡ｔｔＩ層内で発生したホットキャリアがサイド
ウオール付近に注入されても導体である金属に吸収され
、ｆｒｔＸへ流れてしまう。これにより、ＬＤＤ固有の
ホットキャリア劣化は生じない。
に存在する低濃度拡散層上のサイドウオール酸化膜が無
く、逆に金属という導伝体を形成しているにの為、この
低濃度拡ｔｔＩ層内で発生したホットキャリアがサイド
ウオール付近に注入されても導体である金属に吸収され
、ｆｒｔＸへ流れてしまう。これにより、ＬＤＤ固有の
ホットキャリア劣化は生じない。
また、上記金属と低濃度拡散層との間にはショットキー
バリア接合が形成され整流性をもつようになる。このシ
ョットキー接合の順方向電圧は約０．３ Ｖである為
、低濃度拡散層がドレインｆＥｔ％部より０．３ Ｖ
以上下がるとオンしてしまい、拡散層の電位はこれ以上
低下はしない、しかし、Ｌ Ｄ Ｄ構造における高耐圧
化の効果はこれで充分にある。その様子を、第４図の破
線１３１に示す。
バリア接合が形成され整流性をもつようになる。このシ
ョットキー接合の順方向電圧は約０．３ Ｖである為
、低濃度拡散層がドレインｆＥｔ％部より０．３ Ｖ
以上下がるとオンしてしまい、拡散層の電位はこれ以上
低下はしない、しかし、Ｌ Ｄ Ｄ構造における高耐圧
化の効果はこれで充分にある。その様子を、第４図の破
線１３１に示す。
拡散層の濃度が１０１６以下になっても［ｉ Ｄ Ｄ固
有の劣化モードが生じずさらに高耐圧化されているのが
わかる。
有の劣化モードが生じずさらに高耐圧化されているのが
わかる。
第７図に、実効チャネル長に対する各構造のホットキャ
リア耐圧を示す。従来の標準構造１４０に比し、ＬＤＤ
構造１４１で約３Ｖ、さらに本発明の構造１４２で約５
ｖも高耐圧化されており、サブミクロン領域でも５ｖ電
源で動作可能となっている。
リア耐圧を示す。従来の標準構造１４０に比し、ＬＤＤ
構造１４１で約３Ｖ、さらに本発明の構造１４２で約５
ｖも高耐圧化されており、サブミクロン領域でも５ｖ電
源で動作可能となっている。
また、第８図に、ゲート長１μｍの素子の電流の標準構
造との比を、低濃度拡散層の不純物濃度に対してプロッ
トしたものである。１５ｏが■、ＤＤ構造であり、１５
１が本発明の素子である。
造との比を、低濃度拡散層の不純物濃度に対してプロッ
トしたものである。１５ｏが■、ＤＤ構造であり、１５
１が本発明の素子である。
本発明の素子は拡散層上に金属がある為、拡散層の抵抗
がほとんど無視でき、図のように電流の低下量が小さく
なっており、本構造の有効性が明らかとなっている。
がほとんど無視でき、図のように電流の低下量が小さく
なっており、本構造の有効性が明らかとなっている。
実施例１
以下、本発明の第一の実施例について第４図を用いて説
明する６ まず、従来のＣＭＯＳプロセスと同様に第９図（ａ）の
如くｎ型１０Ω−■シリコン基板１上に選択的に、素子
分離領域である厚い酸化膜３と、将来Ｐチャネル素子形
成部にｎ型ウェル２ （１０”ｍ−３）を形成する。次
にゲート酸化膜４を２５ ｎ ｍ形成し、高濃度のリン
をドープした多結晶シリコン膜５を４００ｎｍ形成後、
その上に窒化膜９を化学気相堆積法にて５００ｎｍデポ
する。これら３層を（ｂ）の如くフォトエツチングによ
り選択的に残し、ゲート電極を形成する。
明する６ まず、従来のＣＭＯＳプロセスと同様に第９図（ａ）の
如くｎ型１０Ω−■シリコン基板１上に選択的に、素子
分離領域である厚い酸化膜３と、将来Ｐチャネル素子形
成部にｎ型ウェル２ （１０”ｍ−３）を形成する。次
にゲート酸化膜４を２５ ｎ ｍ形成し、高濃度のリン
をドープした多結晶シリコン膜５を４００ｎｍ形成後、
その上に窒化膜９を化学気相堆積法にて５００ｎｍデポ
する。これら３層を（ｂ）の如くフォトエツチングによ
り選択的に残し、ゲート電極を形成する。
次に、ゲート電極５上の窒化膜９と基板上の分離領域膜
３をマスクにシリコン基板１を３００ｎｍエツチングす
る。そして、タングステンを化学気相堆積法にてシリコ
ン基板上にのみ３００ｎｍデポする。さらにゲート電極
上の窒化膜９を除去後、熱酸化膜１０を２０ｎｍ形成し
、ゲートとソース、ドレインとの絶縁をよくする。最後
に層間絶縁膜としてリン珪酸ガラス（ＰＳＧ）膜７を６
００ｎｍデポ後、コンタクトホールをあけ、アルミニウ
ｌＳ電極８を形成して完成する。
３をマスクにシリコン基板１を３００ｎｍエツチングす
る。そして、タングステンを化学気相堆積法にてシリコ
ン基板上にのみ３００ｎｍデポする。さらにゲート電極
上の窒化膜９を除去後、熱酸化膜１０を２０ｎｍ形成し
、ゲートとソース、ドレインとの絶縁をよくする。最後
に層間絶縁膜としてリン珪酸ガラス（ＰＳＧ）膜７を６
００ｎｍデポ後、コンタクトホールをあけ、アルミニウ
ｌＳ電極８を形成して完成する。
本実施例ではソース、ドレインをタングステンで形成し
ているが、電子に対するショットキーバリアの高さが０
．４〜０．７ｅＶであるならば何でもよい。
ているが、電子に対するショットキーバリアの高さが０
．４〜０．７ｅＶであるならば何でもよい。
実施例２
次に、本発明の第２の実施を第１０図により説明する。
本発明の構造の場合、金属と導体で形成されるショット
キー接合の部分が必ずゲート電極によりコントロールで
きなければならない。すなわち、ゲートと接合間にオフ
セット部ができてはならない。これを容易なプロセスで
解決する方法を第５図に示す。本実施例ではショットキ
ー接合を形成後、選択的に金属６と基板１をエツチング
し、ゲート電極５を形成している。このため、接合部が
縦型となり、ゲート電極と容易にオーバーラツプできろ
。
キー接合の部分が必ずゲート電極によりコントロールで
きなければならない。すなわち、ゲートと接合間にオフ
セット部ができてはならない。これを容易なプロセスで
解決する方法を第５図に示す。本実施例ではショットキ
ー接合を形成後、選択的に金属６と基板１をエツチング
し、ゲート電極５を形成している。このため、接合部が
縦型となり、ゲート電極と容易にオーバーラツプできろ
。
以下に本発明の他の実施例について第１］図及び第１２
図を用いて説明する。
図を用いて説明する。
実施例３
まず、第１１図（Ｆｌ）の如くＰ型１ｏΩ−■シリコン
基板１１上に選択的に素子分離領域を形成後、ゲート酸
化膜１２を２５ｎｍ形成し、その上に高濃度にリンをド
ープした多結晶シリコン膜１３を４００ｎｍ形成後、こ
れらをフォトエツチングにより選択的に残しゲート電極
を形成する。
基板１１上に選択的に素子分離領域を形成後、ゲート酸
化膜１２を２５ｎｍ形成し、その上に高濃度にリンをド
ープした多結晶シリコン膜１３を４００ｎｍ形成後、こ
れらをフォトエツチングにより選択的に残しゲート電極
を形成する。
次に、このゲート電極をマスクにリンを打込み、その後
のアニールによりセルファラインで低濃度拡散層１４を
形成する。この時、表面濃度は１．０”ｍ″″３であり
、拡散層深さは０．１５ μｍであった。
のアニールによりセルファラインで低濃度拡散層１４を
形成する。この時、表面濃度は１．０”ｍ″″３であり
、拡散層深さは０．１５ μｍであった。
次に、酸化膜を３５０ｎｍテボ後、反応性イオンエツチ
ング（ＲＩＥ）によりこれをエツチングした。その結果
（ｂ）の如くゲート電極段差部にサイドウオール１６０
が形成された。この時、サイドウオールの幅は約０．３
μｍであった。その後、ヒ素の高濃度打込みと７ニ
ールで図の如く高濃度拡散層１５を形成した。拡散層深
さは０．２μｍであった。
ング（ＲＩＥ）によりこれをエツチングした。その結果
（ｂ）の如くゲート電極段差部にサイドウオール１６０
が形成された。この時、サイドウオールの幅は約０．３
μｍであった。その後、ヒ素の高濃度打込みと７ニ
ールで図の如く高濃度拡散層１５を形成した。拡散層深
さは０．２μｍであった。
次に（ｃ）の如く再びこのサイドウオールウェットエツ
チングした後ライト酸化をして酸化膜を５０ｎｍ成長さ
せる。そして、この酸化膜をＲＩＥの異方性エツチング
で側壁部のみ残し、全面に金属としてタングステンをテ
ポし、アニールでシリサイド化しシリコン上にのみタン
グステンシリサイドを残す０以上により本発明の構造が
完成する。本実施例ではゲート電極にもシリサイド化が
ついている為、ゲートの遅延がより少なくなっている。
チングした後ライト酸化をして酸化膜を５０ｎｍ成長さ
せる。そして、この酸化膜をＲＩＥの異方性エツチング
で側壁部のみ残し、全面に金属としてタングステンをテ
ポし、アニールでシリサイド化しシリコン上にのみタン
グステンシリサイドを残す０以上により本発明の構造が
完成する。本実施例ではゲート電極にもシリサイド化が
ついている為、ゲートの遅延がより少なくなっている。
実施例４
次に、本発明の他の実施例を第１２図を用いて説明する
。
。
本実施例は、低濃度拡散層の形状を変化させたものであ
る。この場合の形状は、（ａ）、（ｂ）の如くどのよう
なものであっても良く、Ｌ Ｄ Ｄ固有の劣化モードが
生じないように低濃度拡散層上に金属があれば良い。こ
の為、低濃度拡散層の部分が、濃度が多段階に分かれて
いても良い。
る。この場合の形状は、（ａ）、（ｂ）の如くどのよう
なものであっても良く、Ｌ Ｄ Ｄ固有の劣化モードが
生じないように低濃度拡散層上に金属があれば良い。こ
の為、低濃度拡散層の部分が、濃度が多段階に分かれて
いても良い。
本発明によれば、従来のＭＯＳ）−ランジスタの微細化
において生じろ問題点、例えば、短チヤネル効果等を克
服でき、将来のＵＬＳＩの基本デバイスとして非常に有
効である。
において生じろ問題点、例えば、短チヤネル効果等を克
服でき、将来のＵＬＳＩの基本デバイスとして非常に有
効である。
更に、本発明によれば、従来の高耐圧化構造の丁、ＤＤ
構造において生じろ固有のホットキャリア従来が生じる
事がない為、より高耐圧化が可能となり、将来のＵＬＳ
Ｉの基本デバイスとして非常に有効である。
構造において生じろ固有のホットキャリア従来が生じる
事がない為、より高耐圧化が可能となり、将来のＵＬＳ
Ｉの基本デバイスとして非常に有効である。
第１図は本発明を示す構造の断面図、第２図及び第３図
は従来構造の断面図、第４図は拡散層の不純物ａ度に対
するホットキャリア耐圧を示した図、第５図は本発明の
動作原理を示した図、第６図はバリアの高さとリーク電
流の関係を示した図、第７図はチャネル長に対するホッ
トキャリア耐圧を示した図、第８図は拡散層の不純物濃
度に対する電流比を示した図、第９図は本発明の製造方
法を示した図、第１０図は本発明の一実施例を示した図
、第１１図、第１２図は本発明の実施例を示す構造の断
面図である。 １・・・半導体基板、２・・・ウェル層、３・・・５ｉ
Ｏｚ。
は従来構造の断面図、第４図は拡散層の不純物ａ度に対
するホットキャリア耐圧を示した図、第５図は本発明の
動作原理を示した図、第６図はバリアの高さとリーク電
流の関係を示した図、第７図はチャネル長に対するホッ
トキャリア耐圧を示した図、第８図は拡散層の不純物濃
度に対する電流比を示した図、第９図は本発明の製造方
法を示した図、第１０図は本発明の一実施例を示した図
、第１１図、第１２図は本発明の実施例を示す構造の断
面図である。 １・・・半導体基板、２・・・ウェル層、３・・・５ｉ
Ｏｚ。
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板上において、第１導電型領域
と第２導電型領域を有し、夫々の領域に相補型トランジ
スタの一方を有する構造において、夫々のトランジスタ
のソース、ドレイン領域が同一の金属、あるいは、金属
硅化合物で、かつ、金属、あるいは、金属硅化合物と半
導体とで形成されるショットキー接合のエネルギーバリ
アの高さが、０．４ｅＶから０．７ｅＶであることを特
徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
金属、あるいは、金属硅化合物が、チタン、タングステ
ン、タンタル、モリブデン、あるいはそれらの硅化合物
であることを特徴とする半導体装置。 ３、第１導電型半導体基板上に形成されたＭＩＳ型電界
効果トランジスタにおいて、そのソース、ドレインの少
なくとも一方が、高濃度の第２導電型でゲート導体直下
にはない第１半導体領域、それに接しかつゲート直下に
まで達する低濃度第２導電型の第２半導体領域、及び、
第１、第２半導体領域両方に接する金属あるいは金属硅
化合物からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117339A JPS62274776A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117339A JPS62274776A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274776A true JPS62274776A (ja) | 1987-11-28 |
Family
ID=14709262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117339A Pending JPS62274776A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168046A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | Ｃｍｏｓ装置 |
| JPH04226062A (ja) * | 1990-04-06 | 1992-08-14 | Philips Gloeilampenfab:Nv | 半導体装置 |
| JP2003523615A (ja) * | 1999-02-24 | 2003-08-05 | カンタム・セミコンダクター、エル・エル・シー | Ｍｉｓｆｅｔ |
| JP2006303532A (ja) * | 2000-07-11 | 2006-11-02 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS59172775A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | 半導体装置とその製造方法 |
-
1986
- 1986-05-23 JP JP61117339A patent/JPS62274776A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS59172775A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | 半導体装置とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168046A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | Ｃｍｏｓ装置 |
| JPH04226062A (ja) * | 1990-04-06 | 1992-08-14 | Philips Gloeilampenfab:Nv | 半導体装置 |
| JP2003523615A (ja) * | 1999-02-24 | 2003-08-05 | カンタム・セミコンダクター、エル・エル・シー | Ｍｉｓｆｅｔ |
| JP2006303532A (ja) * | 2000-07-11 | 2006-11-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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