JPH04227329A

JPH04227329A - バイナリカウンタ

Info

Publication number: JPH04227329A
Application number: JP3127425A
Authority: JP
Inventors: Keisuke Okada; 圭介岡田; Masatoshi Kimura; 雅俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-05
Filing date: 1991-05-30
Publication date: 1992-08-17
Also published as: US5146479A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイナリカウンタに
関し、より特定的には、２進数データをアップカウント
し、ダウンカウントしまたはアップダウンカウントする
ためのカウンタに関する。

【０００２】

【従来の技術】図８は、“Ｐｒｉｎｃｉｐｌｅｓ　　ｏ
ｆ　　ＣＭＯＳ　　ＶＬＳＩ　　Ｄｅｓｉｇｎ”１９８
５　　ｂｙ　　ＡＴ＆Ｔ　　Ｂｅｌｌ　　Ｌａｂｏｒａ
ｔｏｒｉｅｓのｐ．３３８に示された従来のアップダウ
ンカウンタの構成を示すブロック図である。なお、図８
は、一例として３ビットのアップダウンカウンタを示し
ている。図において、このアップダウンカウンタは、セ
レクタ１ｂ，１ｃと、加算器２ａ〜２ｃと、フリップフ
ロップ３ａ〜３ｃとによって構成されている。セレクタ
１ｂ，１ｃの各一方入力端子Ａは電源に接続されている
。また、セレクタ１ｂ，１ｃの各他方入力端子Ｂは接地
に接続されている。セレクタ１ｂ，１ｃは、それぞれの
切換え制御端子Ｓに入力されるアップ／ダウン制御信号
に応答して、一方入力端子Ａへの入力と他方入力端子Ｂ
への入力とのいずれか一方を選択して出力端子Ｙから出
力する。すなわち、セレクタ１ｂ、１ｃは、アップ／ダ
ウン制御信号によりダウンカウントモードが指令された
ときは一方入力端子Ａへの入力を選択して出力し、アッ
プカウントモードが指令されたときは他方入力端子Ｂへ
の入力を選択して出力する。加算器２ａ〜２ｃの各一方
入力端子Ａには、それぞれフリップフロップ３ａ〜３ｃ
のＱ出力端子の出力が与えられる。加算器２ｂ，２ｃの
各他方入力端子Ｂには、セレクタ１ｂ，１ｃの出力が与
えられる。なお、加算器２ａの他方入力端子Ｂは、電源
に固定的に接続されている。各加算器２ａ〜２ｃは、そ
れぞれの一方入力端子Ａに入力された値と他方入力端子
Ｂに入力された値とを加算し、その結果を和信号出力端
子Ｓから出力する。また、各加算器２ａ〜２ｃは、加算
の結果として桁上げが発生した場合は、キャリー信号を
桁上げ出力端子ＣＯから出力する。加算器２ａ，２ｂか
ら出力されるキャリー信号は、それぞれ上位ビット側の
次段の加算器２ｂ，２ｃの桁上げ入力端子Ｃｉに与えら
れる。なお、最下位ビットの加算器２ａの桁上げ入力端
子は接地されている。加算器２ａ〜２ｃの各和信号出力
端子Ｓは、それぞれフリップフロップ３ａ〜３ｃのデー
タ入力端子Ｄに接続されている。各フリップフロップ３
ａ〜３ｃは、クロック端子ＣＫに与えられるクロック信
号の立上りエッジ（または立下がりエッジ）に応答して
、データ入力端子Ｄに与えられた信号を取込み、記憶保
持する。フリップフロップ３ａ〜３ｃの記憶データは、
Ｑ出力端子から出力されて、それぞれ出力端子４ａ〜４
ｃに与えられる。これら出力端子４ａ〜４ｃの出力が、
アップダウンカウンタの出力となる。

【０００３】以上のような構成を有する図８のアップダ
ウンカウンタの動作を以下に説明する。まず、アップ／
ダウン制御信号によりアップカウントモードが指令され
たときは、セレクタ１ｂ，１ｃが他方入力端子Ｂへの入
力を選択して出力する結果、フリップフロップ２ａ〜２
ｃには２進数データ“００１”（＝＋１）が入力される
。したがって、このときアップダウンカウンタは、フリ
ップフロップ３ａ〜３ｂに記憶されたデータに１を加算
するアップカウンタとして機能する。一方、アップ／ダ
ウン制御信号によりダウンカウントモードが指令された
ときは、セレクタ１ｂ，１ｃが一方入力端子Ａへの入力
を選択して出力する結果、フリップフロップ２ａ〜２ｃ
には２進数データ“１１１”が入力される。ここで、２
進数データ“１１１”は、２の補数表現された３ビット
の２進数データであると考えれば、−１を表す。したが
って、フリップフロップ３ａ〜３ｃに記憶された元の２
進数データに“１１１”を加算することは、−１を加算
することすなわち１を減算することに等しい。このとき
、アップダウンカウンタはダウンカウンタとして機能す
る。

【０００４】

【発明が解決しようとする課題】図８における各加算器
２ａ〜２ｃを、図９に示すような周知のマンチェスタ構
成とした場合、加算器１個当りに２４個のトランジスタ
が必要となる。また、各セレクタ１ｂ，１ｃは１個当り
４個のトランジスタで構成でき、各フリップフロップ３
ａ〜３ｃは１個当り１６個のトランジスタで構成できる
。したがって、図８に示す従来のアップダウンカウンタ
は、１ステージ当り４４個のトランジスタが必要となる
。このように、図８に示す従来のアップダウンカウンタ
は、多くのトランジスタを必要とし、回路面積の増大お
よびコストの増加を招くという問題があった。

【０００５】上記のような問題点は、図８に示すような
アップダウンカウンタに限らず、一般的に２進数データ
をカウントするバイナリカウンタ（アップカウンタ，ダ
ウンカウンタおよびアップダウンカウンタ等）において
生じていた。

【０００６】それゆえに、この発明の目的は、回路構成
が簡単なバイナリカウンタを提供することである。

【０００７】

【課題を解決するための手段】この発明にかかるバイナ
リカウンタは、記憶手段とアップカウント手段とダウン
カウント手段と制御手段とを備えている。記憶手段は、
カウントすべき２進数データを記憶する。アップカウン
ト手段は、記憶手段に記憶された２進数データを、１の
補数に変換後２の補数に変換することによりアップカウ
ントする。ダウンカウント手段は、記憶手段に記憶され
た２進数データを、２の補数に変換後１の補数に変換す
ることによりダウンカウントする。制御手段は、アップ
カウントモードのときはアップカウント手段を能動化し
、ダウンカウントモードのときはダウンカウント手段を
能動化する。そして、制御手段によって能動化されたア
ップカウント手段またはダウンカウント手段のカウント
結果によって記憶手段の記憶データが書き換えられる。

【０００８】この発明にかかる他のバイナリカウンタは
、アップカウントすべき２進数データを記憶するための
記憶手段と、記憶手段に記憶された２進数データを１の
補数に変換するための１の補数変換手段と、１の補数変
換手段の出力を２の補数に変換するための２の補数変換
手段とを備えている。そして、２の補数変換手段の出力
によって記憶手段の記憶データが書き換えられる。

【０００９】この発明にかかるさらに他のバイナリカウ
ンタは、ダウンカウントすべき２進数データを記憶する
ための記憶手段と、記憶手段に記憶された２進数データ
を２の補数に変換するための２の補数変換手段と、２の
補数変換手段の出力を１の補数に変換するための１の補
数変換手段とを備えている。そして、１の補数変換手段
の出力によって記憶手段の記憶データが書き換えられる
。

【００１０】

【作用】２進数データを１の補数に変換後２の補数に変
換すると、変換後の２進数データは元の２進数データに
１を加算した値となる。一方、２進数データを２の補数
に変換後１の補数に変換すると、変換後の２進数データ
は元の２進数データから１を減算した値となる。この発
明は、このような数学的特徴を利用してバイナリカウン
タを構成したものである。すなわち、アップカウントモ
ードのときは記憶手段に記憶された２進数データをアッ
プカウント手段が１の補数に変換後２の補数に変換し、
アップカウントを行なう。一方、ダウンカウントモード
のときは、記憶手段に記憶された２進数データをダウン
カウント手段が２の補数に変換後１の補数に変換し、ダ
ウンカウントを行なう。そして、１の補数変換や２の補
数変換は、簡単なゲート回路で実現できるため、全体と
しての回路構成が簡単になり、回路面積の低減が図れる
とともに、安価なバイナリカウンタを得ることができる
。

【００１１】アップカウントまたはダウンカウントのみ
を行なう場合も、上記と同様の原理によって２進数デー
タのアップカウントまたはダウンカウントを行なう。そ
して、これらアップカウントまたはダウンカウントのみ
を行なうバイナリカウンタを構成する１の補数変換手段
および２の補数変換手段は、簡単なゲート回路で実現で
きるため、回路構成が簡素化され、コストも低減できる
。

【００１２】

【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。なお、この図１は、ｎビットのアップ
ダウンカウンタの構成を示している。図において、フリ
ップフロップ３ａ〜３ｎに記憶されたデータは、それぞ
れのＱ出力端子から出力される。また、記憶データの反
転データがフリップフロップ３ａ〜３ｎのそれぞれの／
Ｑ出力端子から出力される。各フリップフロップ３ａ〜
３ｎのＱ出力端子からの出力は、それぞれ、出力端子４
ａ〜４ｎに与えられるとともに、セレクタ６ａ〜６ｎの
一方入力端子Ａに与えられる。また、各フリップフロッ
プ３ａ〜３ｎの／Ｑ出力端子からの出力は、それぞれセ
レクタ６ａ〜６ｎの他方入力端子Ｂに与えられる。各セ
レクタ６ａ〜６ｎは、それぞれの切換制御端子Ｓに与え
られるアップ／ダウン制御信号によりダウンカウントモ
ードが指令されたときは一方入力端子Ａに与えられた信
号を選択して出力端子Ｙから出力し、アップカウントモ
ードが指令されたときは他方入力端子Ｂに与えられた信
号を選択して出力端子Ｙから出力する。各セレクタ６ａ
〜６ｎの出力は、２の補数変換回路７に与えられる。２
の補数変換回路７は、与えられた２進数データに対して
２の補数変換処理を行なう。ここで、２の補数変換処理
とは、与えられた２進数データの全ビットを反転した後
、１を加える操作をいう。２の補数変換回路７から出力
される２進数データの各ビット信号は、それぞれ対応す
るインバータ８ａ〜８ｎを介してセレクタ９ａ〜９ｎの
一方入力端子Ａに与えられるとともに、直接セレクタ９
ａ〜９ｎの他方入力端子Ｂに与えられる。各セレクタ９
ａ〜９ｎは、セレクタ６ａ〜６ｎと同様に、それぞれの
切換制御端子Ｓに与えられるアップ／ダウン制御信号に
よりダウンカウントモードが指令されたときは一方入力
端子Ａに与えられた信号を選択して出力端子Ｙから出力
し、アップカウントモードが指令されたときは他方入力
端子Ｂに与えられた信号を選択して出力端子Ｙから出力
する。各セレクタ９ａ〜９ｎの出力は、それぞれ、フリ
ップフロップ３ａ〜３ｎのデータ入力端子Ｄに与えられ
る。フリップフロップ３ａ〜３ｎは、Ｄ型フリップフロ
ップであり、クロック端子ＣＫに入力されるクロック信
号の立上りエッジ（または立下がりエッジ）に同期して
、データ入力端子Ｄに入力された信号を取込んで記憶保
持する。

【００１３】上記のような構成において、図１に示すア
ップダウンカウンタでは、各フリップフロップ３ａ〜３
ｎの／Ｑ出力端子から出力される２進数データは、各フ
リップフロップ３ａ〜３ｎの記憶データの反転データで
あるので、当該記憶データに対して１の補数変換処理を
施したデータとなっている。また、各インバータ８ａ〜
８ｎは、２の補数変換回路７から出力される２進数デー
タを１の補数に変換するための手段として機能する。出
力端子４ａ〜４ｎからは、アップダウンカウンタの出力
が導出される。

【００１４】図２は、図１に示す２の補数変換回路７の
構成の一例を示す論理回路図である。図において、入力
端子７１ａ〜７１ｎには、セレクタ６ａ〜６ｎの出力端
子Ｙからｎビットの２進数データが並列に与えられる。入力端子７１ａに与えられるビット信号が最下位ビット
信号であり、入力端子７１ｎに与えられるビット信号が
最上位ビット信号（符号ビット信号）である。入力端子
７１ａから入力される最下位ビット信号は、信号線７５
を介して直接出力端子７４ａに与えられる。入力端子７
１ｂ〜７１ｎから入力される各ビット信号は、それぞれ
、排他的論理和回路７２ｂ〜７２ｎの一方入力端Ｘに与
えられる。排他的論理和回路７２ｂの他方入力端Ｙには
、入力端子７１ａから入力される最下位ビット信号が与
えられる。その他の排他的論理和回路７２ｃ〜７２ｎの
他方入力端Ｙには、それぞれ対応するＯＲゲート７３ｃ
〜７３ｎの出力が与えられる。各ＯＲゲート７３ｃ〜７
３ｎには、それぞれ対応するビット信号よりも下位側の
ビット信号が入力される。たとえば、ＯＲゲート７３ｄ
について見ると、対応するビット信号すなわち入力端子
７１ｄからのビット信号よりも下位側のビット信号すな
わち入力端子７１ａ〜７１ｃからのビット信号が入力さ
れている。各排他的論理和回路７２ｂ〜７２ｎの出力端
Ｚは、それぞれ、出力端子７４ｂ〜７４ｎと接続されて
いる。なお、排他的論理和回路７２ｂ〜７２ｎは他方入
力端Ｙに与えられる信号の論理に応じて、一方入力端Ｘ
に与えられるビット信号の反転信号と非反転信号とを切
換えて入力するための切換手段の一例を構成している。

【００１５】図３は、図２に示される各排他的論理和回
路７２ｂ〜７２ｎのいずれか１つの構成を示す回路図で
ある。図において、一方入力端Ｘに与えられたビット信
号は、トランスミッションゲート７２２を介して出力端
Ｚに出力される。また、一方入力端Ｘに入力されたビッ
ト信号は、インバータ７２１およびトランスミッション
ゲート７２３を介して出力端Ｚに出力される。トランス
ミッションゲート７２２は、並列に接続されたＮチャネ
ルＭＯＳトランジスタ７２２ａとＰチャネルＭＯＳトラ
ンジスタ７２２ｂとによって構成されている。同様に、
トランスミッションゲート７２３は、並列に接続された
ＮチャネルＭＯＳトランジスタ７２３ａとＰチャネルＭ
ＯＳトランジスタ７２３ｂとによって構成されている。他方入力端Ｙに与えられた信号は、直接にＰチャネルＭ
ＯＳトランジスタ７２２ｂのゲートおよびＮチャネルＭ
ＯＳトランジスタ７２３ａのゲートに与えられる。また
、他方入力端Ｙに与えられた信号は、インバータ７２４
によって反転された後、ＮチャネルＭＯＳトランジスタ
７２２ａおよびＰチャネルＭＯＳトランジスタ７２３ｂ
に与えられる。したがって、他方入力端Ｙに与えられた
信号に応じてトランスミッションゲート７２２と７２３
とが相補的にオン・オフされるように構成されている。

【００１６】次に、図１に示す実施例の動作原理を説明
する。まず、１の補数変換処理とは、ｎビットの２進数
データの各ビットを反転させることである。また、２の
補数変換処理とは、ｎビットの２進数データの各ビット
を反転して１を加えることである。ところで、２の補数
表現された２進数データを用いて演算処理を行なう場合
、２進数データの最上位ビットは、符号ビット（サイン
ビット）として取り扱われる。この符号ビットは、その
２進数データの値が正であるか負であるかを表す。すな
わち、符号ビットが“０”の場合はそのデータの値が正
であることを表し、“１”の場合はそのデータの値が負
であることを表す。

【００１７】今、一例として、４ビットの２進数データ
“０１０１”（＝＋５）をアップカウントする場合およ
びダウンカウントする場合について考えてみる。

【００１８】（１）　　アップカウントの場合上記２進
数データ“０１０１”（＝＋５）に対して１の補数変換
処理を行なうと、変換後の２進数データは“１０１０”
となる。この２進数データ“１０１０”は、２の補数表
現された２進数データと見なせば、“−６”を表してい
る。さらに、この２進数データ“１０１０”に対して２
の補数変換処理を行なうと、変換後の２進数データは“
０１１０”（＝＋６）となる。このように、元の２進数
データ“０１０１”（＝＋５）に対して１の補数変換処
理を行なった後２の補数変換処理を行なうと、変換後の
２進数データ“０１１０”（＝＋６）は元の２進数デー
タに１を加えたものとなる。これは、以下のように説明
される。元の２進数データの値をＡとすると、この２進
数データに１の補数変換処理を施した後の２進数データ
の値は−Ａ−１となる。さらに、１の補数変換処理を施
された２進数データに対して２の補数変換処理を行なう
と、変換後の２進数データの値は−（−Ａ−１）＝Ａ＋
１となる。したがって、ある２進数データに対して１の
補数変換処理を行なった後２の補数変換処理を行なうこ
とは、アップカウントを行なうことに等しい。

【００１９】（２）　　ダウンカウントの場合元の２進
数データ“０１０１”（＝＋５）に対して２の補数変換
処理を行なうと、変換後の２進数データは“１０１１”
（＝−５）となる。さらに、この変換後の２進数データ
“１０１１”（＝−５）に対して１の補数変換処理を行
なうと、変換後の２進数データは“０１００”（＝＋４
）となる。このように、元の２進数データ“０１０１”
（＝＋５）に対して２の補数変換処理を行なった後１の
補数変換処理を行なうと、変換後の２進数データ“０１
００”（＝＋４）は元の２進数データから１を減算した
値となる。これは、以下のように説明される。元の２進数データの値をＡとすると、２の補数変換処理
を行なった後の２進数データの値は−Ａとなる。さらに
、２の補数変換処理が行なわれた２進数データに対して
１の補数変換処理を行なうと、変換後の２進数データの
値は−（−Ａ）−１＝Ａ−１となる。したがって、ある
２進数データに対して２の補数変換処理を行なった後１
の補数変換処理を行なうことは、ダウンカウントをする
ことに等しい。

【００２０】図１に示す実施例は、上記のような原理に
従って２進数データのアップカウントおよびダウンカウ
ントを行なうものである。以下、その動作について説明
する。

【００２１】まず、アップ／ダウン制御信号によってア
ップカウントモードが指令されると、各セレクタ６ａ〜
６ｎおよび９ａ〜９ｎは、他方入力端子Ｂに入力された
信号を選択して各出力端子Ｙから出力する。したがって
、各フリップフロップ６ａ〜６ｎは、各フリップフロッ
プ３ａ〜３ｎの／Ｑ出力端子から出力される２進数デー
タを選択して２の補数変換回路７に出力する。ここで、
各／Ｑ出力端子から出力される２進数データは、フリッ
プフロップ３ａ〜３ｎに記憶された２進数データの反転
データすなわち１の補数変換処理が施されたデータであ
る。２の補数変換回路７は各セレクタ６ａ〜６ｎから与
えられる２進数データ（すでに１の補数変換処理が行な
われた２進数データ）に対して２の補数変換処理を行な
う。このとき、各セレクタ９ａ〜９ｎは他方入力端子Ｂ
に与えられた信号を選択しているので、２の補数変換回
路７から出力される２進数データはそのまま各セレクタ
９ａ〜９ｎを通過して各フリップフロップ３ａ〜３ｎの
データ入力端子Ｄに与えられる。フリップフロップ３ａ
〜３ｎは、クロック端子ＣＫに入力されるクロック信号
の立上りエッジ（または立下がりエッジ）において、各
セレクタ９ａ〜９ｎから入力される２進数データを取込
み記憶保持する。したがって、フリップフロップ３ａ〜
３ｎに記憶されていた２進数データが書換えられ、書換
え後の２進数データが出力端子４ａ〜４ｎから出力され
る。上記のごとく、このアップカウントモードでは、フ
リップフロップ３ａ〜３ｎに記憶された２進数データは
、１の補数変換処理が施された後２の補数変換処理が施
される。したがって、変換後の２進数データは、前述し
たように元の２進数データに１を加えたものとなる。そ
の結果、図１に示すアップダウンカウンタは、このとき
アップカウンタとして動作する。

【００２２】一方、アップ／ダウン制御信号によってダ
ウンカウントモードが指令されると、各セレクタ６ａ〜
６ｎおよび９ａ〜９ｎは、それぞれ一方入力端子Ａに入
力される信号を選択して出力端子Ｙから出力する。した
がって、各セレクタ６ａ〜６ｎは、それぞれフリップフ
ロップ３ａ〜３ｎのＱ出力端子から出力される２進数デ
ータすなわちフリップフロップ３ａ〜３ｎに記憶されて
いる２進数データを選択して２の補数変換回路７に出力
する。２の補数変換回路７は、セレクタ６ａ〜６ｎから
与えられた２進数データに２の補数変換処理を施して出
力する。このとき、各セレクタ９ａ〜９ｎは、それぞれ
一方入力端子Ａに入力される信号を選択して出力してい
る。したがって、２の補数変換回路７から出力された２
進数データは、インバータ８ａ〜８ｎによって反転され
た後すなわち１の補数変換処理が施された後セレクタ９
ａ〜９ｎを介してフリップフロップ３ａ〜３ｎのデータ
入力端子Ｄに与えられる。各フリップフロップ３ａ〜３
ｎは、クロック端子ＣＫに与えられるクロック信号の立
上りエッジ（または立下がりエッジ）に応答してデータ
入力端子Ｄに与えられる２進数データを取込み記憶保持
する。このように、ダウンカウントモードでは、フリッ
プフロップ３ａ〜３ｎに記憶された２進数データは、２
の補数変換処理が施された後１の補数変換処理が施され
る。そして、この変換後のデータによってフリップフロ
ップ３ａ〜３ｎの記憶データが書換えられ、書換え後の
２進数データが出力端子４ａ〜４ｎから出力される。前
述したように、元の２進数データに対して２の補数変換
処理を行なった後１の補数変換処理を行なうと、変換後
の２進数データは元の２進数データから１を減算した値
となる。したがって、このとき図１に示すアップダウン
カウンタはダウンカウンタとして動作する。

【００２３】次に、図１および図２に示す２の補数変換
回路７の動作原理を説明する。今、Ｎビットの２進数デ
ータＡ（＝ａＮ・・・ａ１）に対して２の補数変換処理
を行なったものがＮビットの２進数データＢ（＝ｂＮ・
・・ｂ１）である場合を考えてみる。この場合、変換前
の２進数データＡの各ビットａ１〜ａＮと、変換後の２
進数データＢの各ビットｂ１〜ｂＮとの間には、以下の
論理関係が存在する。

【００２４】

【００２５】つまり、Ｎビットからなる２進数データＡ
の最下位ビットａ１が直接変換後の２進数データＢの最
下位ビットｂ１となる。また、最下位ビットを除く上位
ビットについては、各出力ビットｂ２〜ｂＮが、対応す
る各入力ビットａ２〜ａＮの反転／非反転となる。そし
て、この反転／非反転の切換は、当該入力ビットより下
位側の入力ビットの論理状態に応じて決定される。すな
わち、当該入力ビットより下位側の入力ビットの中に１
つでも“１”があれば、出力ビットは入力ビットの反転
信号となる。

【００２６】図１および図２に示す２の補数変換回路７
は、上記のような論理関係を達成すべく構成されている
。すなわち、対応する入力ビット信号よりも下位側の入
力ビット信号の中に１つでも“１”があるか否かの検出
は、各ＯＲゲート７３ｃ〜７３ｎによって行なわれる。また、入力ビット信号の反転／非反転の切換は、各排他
的論理和回路７２ｂ〜７２ｎによって行なわれる。すなわち、対応する入力ビット信号よりも下位のビット
信号のすべてが“０”である場合はその論理和演算結果
が“０”となり、排他的論理和回路の他方入力端Ｙには
“０”すなわち“Ｌ”レベルの信号が入力される。した
がって、この場合トランスミッションゲート７２２がオ
ンし、トランスミッションゲート７２３がオフする。そ
の結果、排他的論理和回路の一方入力端Ｘに与えられる
入力ビット信号は、トランスミッションゲート７２２を
介してそのまま出力端Ｚから出力される。一方、対応す
る入力ビット信号よりも下位側の入力ビット信号の中に
１つでも“１”があると、その論理和演算結果が“１”
となり、対応する排他的論理和回路の他方入力端Ｙには
“１”すなわち“Ｈ”レベルの信号が与えられる。この
場合、トランスミッションゲート７２３がオンし、トラ
ンスミッションゲート７２２がオフする。その結果、排
他的論理和回路の一方入力端Ｘに与えられた入力ビット
信号が、インバータ７２１によって反転された後、トラ
ンスミッションゲート７２３を介して出力端Ｚから出力
される。

【００２７】次に、より具体的な事例に従って２の補数
変換回路７の動作を説明する。たとえば、４ビットの２
進数データ“１０１１”（＝−５）を、２の補数変換す
る場合を考えてみる。この場合、入力端子７１ａ〜７１
ｄに入力された２進数データ“１０１１”のうち、最下
位ビット信号は、信号線７５を介してそのまま出力端７
４ａから出力される。その他の上位ビットについては、
下位側の入力ビット信号の中に“１”（この場合は最下
位ビット信号）が存在するので、すべて入力ビット信号
が反転されて出力される。つまり、出力端子７４ａ〜７
４ｄには、２の補数変換された２進数データ“０１０１
”（＝＋５）が出力される。

【００２８】以上説明した実施例によれば、２進数デー
タのアップカウントとダウンカウントを、１の補数変換
処理と２の補数変換処理との組合せによって実現するよ
うにしている。そして、１の補数変換処理は図１に示す
ようにたとえばインバータのような極めて簡単な回路に
よって実現でき、また２の補数変換処理はたとえば図２
に示すように極めて簡単な論理回路によって実現できる
。したがって、本実施例のアップダウンカウンタは図８
に示す従来のアップダウンカウンタに比べて構成が極め
て簡素化され、回路面積の低減およびコストの低減を図
ることができる。なお、２の補数変換回路７として図２
および図３に示すような構成を採用した場合、図１に示
すアップダウンカウンタは１ステージあたり４０個のト
ランジスタで構成できる。

【００２９】なお、図４は、図２に示される排他的論理
和回路７２ｂ〜７２ｎの他の回路構成例を示した図であ
る。図示のごとく、図４では、１つのインバータ７２１
と、１つのＰチャネルＭＯＳトランジスタ７２５と、１
つのＮチャネルＭＯＳトランジスタ７２６とで各排他的
論理和回路を構成できる。そのため、図３に示す構成の
排他的論理和回路を用いた場合に比べてさらに素子数の
低減を図ることができる。ただし、図３に示すトランス
ミッションゲート７２２および７２３は、それぞれを構
成する２個のＭＯＳトランジスタのうち１つが故障して
も機能するため、回路動作の安全性の点で優れているが
、図４に示す排他的論理和回路においてはそのような利
点はない。

【００３０】なお、図１に示す実施例では、フリップフ
ロップ３ａ〜３ｎの各Ｑ出力端子からカウント結果デー
タを取出すようにしているが、セレクタ９ａ〜９ｎの各
出力端子Ｙからカウント結果データを取出すようにして
もよい。

【００３１】図５は、この発明の他の実施例にかかるア
ップダウンカウンタの構成を示すブロック図である。図
において、このアップダウンカウンタは、レジスタ３と
、２の補数変換回路７Ａおよび７Ｂと、１の補数変換回
路８Ａおよび８Ｂと、セレクタ９とを備えている。レジ
スタ３は、たとえば図１に示すようなフリップフロップ
３ａ〜３ｎによって構成されており、カウントすべき２
進数データを記憶している。レジスタ３の出力（複数ビ
ットを含む）は、２の補数変換回路７Ａおよび１の補数
変換回路８Ｂに与えられる。２の補数変換回路７Ａの出
力は１の補数変換回路８Ａに与えられ、１の補数変換回
路８Ｂの出力は２の補数変換回路７Ｂに与えられる。２の補数変換回路７Ａおよび７Ｂは、たとえば図２に示
すような構成を有している。１の補数変換回路８Ａおよ
び８Ｂは、たとえば図１に示すように、各ビットごとに
設けられたインバータ８ａ〜８ｎによって構成されてい
る。選択回路９は、たとえば図１に示すような各ビット
ごとに設けられたセレクタ９ａ〜９ｎによって構成され
ている。各セレクタの一方入力端子Ａには１の補数変換
回路８Ａの出力が与えられ、各セレクタの他方入力端子
Ｂには２の補数変換回路７Ｂの出力が与えられる。また
、選択回路９を構成する各セレクタの切換え制御端子Ｓ
には、アップ／ダウン制御信号が与えられる。選択回路
９は、このアップ／ダウン制御信号に応答して、一方入
力端子Ａおよび他方入力端子Ｂのいずれか一方の入力を
、選択して出力端子Ｙから出力する。選択回路９の出力
はレジスタ３に与えられる。

【００３２】次に、図５に示す実施例の動作を説明する
。まず、アップ／ダウン制御信号によってアップカウン
トモードが選択されると、選択回路９は他方入力端子Ｂ
に入力される２進数データを選択して出力端子Ｙからレ
ジスタ３に出力する。したがって、レジスタ３から出力
された２進数データは、１の補数変換回路８Ｂで１の補
数に変換された後、２の補数変換回路７Ｂで２の補数に
変換され、その後選択回路９を介してレジスタ３に再書
込される。これによって、レジスタ３に記憶された２進
数データが＋１される。一方、アップ／ダウン制御信号
によってダウンカウントモードか選択されると、選択回
路９は一方入力端子Ａから入力される２進数データを選
択して出力端子Ｙから出力する。したがって、レジスタ
３から出力された２進数データは、２の補数変換回路７
Ａで２の補数に変換された後、１の補数変換回路８Ａで
１の補数に変換され、その後選択回路９を介してレジス
タ３に再書込される。これによって、レジスタ３に記憶
された２進数データは−１される。カウント結果データ
は、レジスタ３の出力から得るようにしてもよいし、ま
た点線で示すように選択回路９の出力から得るようにし
てもよい。

【００３３】図６は、この発明の一実施例にかかるアッ
プカウンタの構成を示すブロック図である。図において
、このアップカウンタは、フリップフロップ３ａ〜３ｎ
と、２の補数変換回路７とを備えている。フリップフロ
ップ３ａ〜３ｎは、アップカウントすべき各ビットの論
理値を記憶している。各フリップフロップ３ａ〜３ｎは
、各／Ｑ出力端子から、記憶データの反転データすなわ
ち１の補数変換後の２進数データを出力する。この１の
補数変換後の２進数データは、２の補数変換回路７に与
えられ、２の補数に変換される。２の補数変換回路７は
、たとえば図２に示すような構成を有している。２の補
数変換回路７の出力は、出力端子４ａ〜４ｎに与えられ
るとともに、各フリップフロップ３ａ〜３ｎのデータ入
力端子Ｄに与えられる。したがって、図６に示す実施例
のアップカウンタでは、フリップフロップ３ａ〜３ｎに
記憶された２進数データは、１の補数に変換されて出力
された後、２の補数変換回路７で２の補数に変換されて
出力端子４ａ〜４ｎから出力されるとともに、各フリッ
プフロップ３ａ〜３ｎに再書込みされる。したがって、
出力端子４ａ〜４ｎから出力される２進数データは、各
フリップフロップ３ａ〜３ｎにクロック信号ＣＫが入力
されるごとに＋１される。なお、カウント結果データは
、各フリップフロップ３ａ〜３ｎのＱ出力端子から得る
ようにしてもよい。

【００３４】図７は、この発明の一実施例にかかるダウ
ンカウンタの構成を示すブロック図である。図において
、このダウンカウンタは、フリップフロップ３ａ〜３ｎ
と、２の補数変換回路７とを備えている。各フリップフ
ロップ３ａの／Ｑ出力端子から出力される２進数データ
は、２の補数変換回路７で２の補数に変換された後、各
フリップフロップ３ａ〜３ｎに再書込みされる。各フリ
ップフロップ３ａ〜３ｎに記憶された２進数データは、
／Ｑ出力端子から１の補数変換後の２進数データとして
出力される。したがって、出力端子４ａ〜４ｎから出力
される２進数データは、クロック信号ＣＫがフリップフ
ロップ３ａ〜３ｎに入力されるごとに−１される。

【００３５】

【発明の効果】以上のように、この発明によれば、従来
のバイナリカウンタとはまったく異なった原理によって
２進数データのアップカウントとダウンカウントとを実
現しているため、回路構成が極めて簡単になる。そのた
め、必要とするトランジスタの素子数が少なくてすみ、
回路面積が小さく安価なバイナリカウンタを得ることが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるアップカウンタの
構成を示すブロック図である。

【図２】図１に示す２の補数変換回路の構成の一例を示
す論理回路図である。

【図３】図２に示す排他的論理和回路の構成の一例を示
す回路図である。

【図４】図２に示す排他的論理和回路の他の構成例を示
す回路図である。

【図５】この発明の他の実施例にかかるアップダウンカ
ウンタの構成を示すブロック図である。

【図６】この発明の一実施例にかかるアップカウンタの
構成を示すブロック図である。

【図７】この発明の一実施例にかかるダウンカウンタの
構成を示すブロック図である。

【図８】従来のアップダウンカウンタの構成を示すブロ
ック図である。

【図９】図８に示すカウンタの構成をさらに詳細に示す
回路図である。

【符号の説明】

３　　レジスタ３ａ〜３ｎ　　フリップフロップ４ａ〜４ｎ　　出力端子９　　選択回路６ａ〜６ｎおよび９ａ〜９ｎ　　セレクタ７，７Ａおよ
び７Ｂ　　２の補数変換回路８Ａおよび８Ｂ　　１の補
数変換回路

Claims

【特許請求の範囲】

【請求項１】　　２進数データをアップカウントしまた
はダウンカウントするためのバイナリカウンタであって
、カウントすべき２進数データを記憶するための記憶手
段、前記記憶手段に記憶された２進数データを、１の補
数に変換後２の補数に変換することによりアップカウン
トするアップカウント手段、前記記憶手段に記憶された
２進数データを、２の補数に変換後１の補数に変換する
ことによりダウンカウントするダウンカウント手段、お
よびアップカウントモードのときは前記アップカウント
手段を、ダウンカウントモードのときは前記ダウンカウ
ント手段を選択的に能動化するための制御手段を備え、
前記記憶手段によって能動化された前記アップカウント
手段または前記ダウンカウント手段のカウント結果によ
って前記記憶手段の記憶データが書き換えられる、バイ
ナリカウンタ。
【請求項２】　　２進数データをアップカウントするた
めのバイナリカウンタであって、アップカウントすべき
２進数データを記憶するための記憶手段、前記記憶手段
に記憶された２進数データを１の補数に変換するための
１の補数変換手段、および前記１の補数変換手段の出力
を２の補数に変換するための２の補数変換手段を備え、
前記２の補数変換手段の出力によって前記記憶手段の記
憶データが書き換えられる、バイナリカウンタ。
【請求項３】　　２進数データをダウンカウントするた
めのバイナリカウンタであって、ダウンカウントすべき
２進数データを記憶するための記憶手段、前記記憶手段
に記憶された２進数データを２の補数に変換するための
２の補数変換手段、および前記２の補数変換手段の出力
を１の補数に変換するための１の補数変換手段を備え、
前記１の補数変換手段の出力によって前記記憶手段の記
憶データが書き換えられる、バイナリカウンタ。